韜定律 是不是新東西, 不太算, 它其實跟IMEC CMOS 2更接近. 在設計時就就把各個邏輯單元拆出來作最佳化路徑設計. (可以參考下圖3D SoC)
韜定律 提出的東西的TSMC CoWos SoIC 不是一樣的的東西, CoWos SoIC 基本是以DIE為出發點在平面及立體上去封裝的東西,
韜定律跟 AMD MIX300 架構像嗎? MIX300 把大CHIP拆成Chiplet, 同時利用SoIC 把CHIPLET 堆疊起來, 再用CoWos 封裝起來, 所以也不完全像.
散熱會很差? 用到3D堆疊散熱一定要去考慮, TSMC利用
1.混合鍵合（Hybrid Bonding）：捨棄傳統微凸塊（Bump），改採「銅對銅」直接接合。這不僅縮短傳輸距離並大幅降低能耗，也消除了因凸塊阻隔導致的熱阻，讓熱量更順暢地傳遞。晶片超薄化與垂直傳導：
2.將堆疊的晶片研磨得極薄，利用矽穿孔（TSV）與高導熱材料，將下層晶片運算產生的廢熱快速引導至頂層，交由外部散熱器處理。
3.搭配 CoWoS 或水冷系統：SoIC 通常與 CoWoS 封裝結合。CoWoS 提供極佳的散熱基板，而在 AI 伺服器等高算力設備中，則會進一步結合液態金屬或水冷散熱技術，將熱能快速排出。
華為是說, 因為他們重新設計了傳輸路徑, 讓水平繞線改成垂直連接, 距離大幅變短, 距離變短, 電阻就變小,伴生電容也變, 所以散熱會比純3D堆疊DIE的散熱效果好. 這也是 T=RxC 最重要的根據.
( https://www.facebook.com/huawei/videos/856863930213384/
但是為了避免垂直連線太少, 導致又跑出一堆彎路, 所以何庭波在論文說, 他們希望齒輪比要在3 以內, 目前上方金屬的導線距離約750 nm Hybrid bonding pitch 要在 2um 以內, 目前實際約在 1.5um, 大約是兩倍, 也是因為這限制, 所以目前Kirin 2026的logic 2 logic並沒有全折疊, 只有約50%上下, 只折疊關鍵線路, 例如 SRAM to Logic .
平面的導線變少了, 也就空了更多的水平面積出來. 所以也就可以作幾件事.
1.錯開HotSpots block ,不要上下對齊, 避免熱聚在一起
2.埋入更多的TSV ,作純散熱用.
3.縮小DIE 面積, 可能會比現在9030 小, 可能落在90-100mm, DIE 的面積變小了, 良率也會隨之提高
Poisson 分佈假設晶圓上缺陷的平均密度為 D（單位面積內的缺陷數），晶片面積為 A，則該晶片沒有缺陷（即良品）的機率 Y=e ^(-AD)
這就是著名的 Poisson 良率公式。你可以看到，良率 Y 與面積 A 是負指數關係。
而堆疊後的散熱, 目前看來可能會用MEMs, 鑽石薄膜來取代銅, 因為鑽石的導熱更好, 形變跟矽類似.
而OS層也會去偵測各個HotSpot, 還有跑什麼類型程式, 以及是不是關鍵程式, 如果原本速度是10ms, 能不能偷成14ms, 這樣也可以局部降頻, 而使用者無感.
最後是大魔王, EDA 在那裏? 目前EDA 都沒有辦法支援這種作法, 華為勢必只能自己設計,
而最關健的是, Kirin 2026已經流片了, 不是在空想, 已經進入驗證階段, 那些提升多少%的數據, 面積大小, 功耗, 幾本都是用流片的晶片去"實測" , 如果不是這樣, 華為怎麼會說Kirin 2026在九月就要上巿? 吹牛也吹也吹個5年, 不會被抓包.
這是針對SoC, 如果是針對AI 晶片,還有System folding(UnifiedBus) ,Chip folding,Circut folding三層. 這又是另外一篇了.
最後比較表
