tony333324 wrote:
我11樓就回了:我們來看看, 到時候熱要怎麼處理
晶背供電（BSPDN）也只能減少了約 10% 到 30% 的功耗表現與發熱。
加上其他業務（華為雲）拖累，就算共匪補貼，恐怕也是風雨飄搖。
難怪要妖言惑眾，繼續收割韭菜。反正支那韭菜平均教育程度只有國中，很好騙的。
在台灣這種先進開化地區只會被笑。
sroach wrote:
目前查到的說法中，以下說法是我覺得最有可能的。
原本晶片設計是平舖一大片，華為把電晶體做出垂直的，所以單位面積內塞入更多。至於散熱的問題，雖然厚度增加了不好散熱，但連線變短後功耗也降低，所以可以抵銷大部分缺點。
這個新聞正反兩方論戰的點其實很多是失焦的。
華為在IEEE年會發表的這篇演講嚴格來說並不是技術展示，而比較像工作報告總結，和提出未來半導體技術演進的華為觀點。
半導體晶片的製作本來就是在堆疊，就算晶體管不堆疊，線路也會架橋交叉，從一開始晶片就是多層架構。而堆疊技術在封裝上也應用了很多年，現在的DDR隨便就堆了幾百層。
這邊的3D堆疊強調的是華為在chiplet上的的發展概念。Chiplet是一種半導體封裝，可以想像在半導體的發展史上。從最早的微縮電路，封裝成電子元件整合到基板上，在進一步把幾個晶粒(Die)植在微型基板(substray)再封裝成(SIP)以簡化主板複雜度，到目前進一步的把幾個分別製造的Die用半導體製程封裝成一個更大的die，改叫chiplet。
這種發展方向，其實就是系統集成在過去幾十年發生的過程，由主板系統過渡到晶片系統，華為所談的並不是什麼新技術細節，只有告訴你他接下去幾年打算做什麼，跟要為什要這樣做。
華為提出的重要概念是在摩爾定律(不曉得這是啥的先要去問一下AI)走到盡頭後，半導體預測的可持續發展規律是啥？答案就是先進封裝。摩爾定律的重點是半導體技術疊代，造成單晶體管密度和價格成反比的趨勢，這由intel創始元老Gordon Moore提出(他是張忠謨老友喔)，在過去幾十年基本有效。他提出的預測，是基於intel初期發展的經驗，而後被奉為圭臬，並被行業用來衡量自己公司技術推演是否能維持有效競爭的標準。這個定律現在面臨有兩個大問題，第一是2奈米以下製程的物理瓶頸受到量子力學影響不可能無限制微縮，其次先進生產設備的成本投資以指數增加，改變平攤效益。很多人可能不知道，台灣半導體早年生存靠的是價格競爭，在DUV之後才快速轉變成技術壁壘。
華為增加了一個新概念，把3D堆疊技術演進包含在內後，可以讓摩爾定律繼續走下去，所以這個T定律，其實應該看成摩爾定律的修正版。而對單位晶體的計算概念不變的條件下，可以換算成等效奈米製程。華為基於以自身在過去幾年跟未來幾年工作計畫上，推論這個定律存在。
而對3D堆疊，除了"堆疊"本身，華為則提出了一個比較新穎的節點規畫方式，讓電路運作效率更高，降低內部干擾和提高效率，這一點是比較需要觀察的。
由於華為的製程架構有別以往，故在設計上甚至底層的microcode到上層對應OS看起來都要有相當的變動，才能讓新架構發揮最大效能。也就是說這個框架，從IC製程，EDI工具到軟體系統整合可能都有相當顛覆性的變動。
這樣的大膽變革，地球上大概也只有華為一家能這樣搞，因為這個公司的垂直整合太完整了，跟現今高度分化的半導體產業結構完全不同。
簡單的說，這個故事其實核心是華為在遭受制裁抵制技術設備禁運等老美一連串手段下沒被搞死，進而想出的workaround苟了下來，而現在不但苟下來，還企圖把Workaround鞏固成自身優勢，這一點才是這家公司恐怖之所在。
在先進封裝製程上，目前中國仍然落後台灣韓國但局部齊平甚至領先，差距遠低於國產EUV之於阿斯麥，而且老美透過封禁手段阻斷對岸技術推進的籌碼很弱。
當然，以台灣的先進封裝技術演進，在摩爾定律走到頭之後，依然可以繼續適用Ｔ定律，而且當華為等效1.5奈米做出來的時候，估計我們可能早已經可以算等效0.5奈米了。不過在整體競爭優勢上，我認為華為等國產EUV加持後追上來是遲早的事。而老美企圖用EUV阻斷中國晶片疊代時間的戰略先被開了一個豁口。
這不禁讓人想起尼采的那句：殺不死我的，必使我更強大....
大家參考一下.....
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