不懂美國法規就別亂扯了,除了出口禁令外,華為還多了一個黑名單,是重點制裁對象,任何人都不得使用美國技術或含有美國技術的機台為華爲生產晶片!懂嗎?ho520 wrote:你邏輯搞得很亂美國是...(恕刪)
回到之前的問題:依美國禁令,ASML的DUV不能用於為華為生產晶片,倘若麒麟晶片是偷偷用了ASML的DUV,那美國為何不揭破?美國為何要默許華為一直偷偷用ASML的DUV生產麒麟晶片?難道拜登表面打華為,實質暗通華為?
殲二十 wrote:倘若麒麟晶片是偷偷用了ASML的DUV,那美國為何不揭破?美國為何要默許華為一直偷偷用ASML的DUV生產麒麟晶片? 之前已經賣給華為的DUV,你不可能禁止華為去使用後面禁止再賣才有可能
這些美、日、等國家當然不會把自己路堵死、有韭菜為何不割?這些半導體元件在中國買都貴20%、不爽不要買!我貼Nikon NSR 系列已經算很客氣了、台灣無論是半導體設備製造、或是材料加工都遠遠甩開對岸,TSMC有今天的成就是無數的底層員工及廠商拼出來的。看清楚了嗎
殲二十 wrote:所以我不認為麒麟9000s與麒麟9010用了ASML的DUV。麒麟9000s等效台積電5nm,麒麟9010等效台積電4nm,那到底是用什麽光刻機生產出來的? 你就不要再問了那些站機台的都要回答不出來了
taiwan2008 wrote:要做到某節點來說 ,...(恕刪) 很多人都不知道微縮製程光阻會因為景深DOF問題而讓光阻變薄離子植入與蝕刻不一定擋的住所以真正當遮罩的是無機物的硬遮罩spacer但無機物無法旋塗所以用光阻來patterning在多重曝光其實要仰賴蝕刻製程如雙重曝光的LELE製程如果是用自我對準雙重曝光優點是只用一個光罩一次曝光第二次patterning取決於沈積在光阻的spacer 厚度當移除頂底部的spacer 後側壁的spacer就是圖案所以沈積與移除的時間就很關鍵沈積/移除看似簡單但是實際上電漿濃度不會均勻Wafer中心與週圍的反應氣體的電漿濃度差會造成uniformity問題還有蝕刻有etching lag與ARDE問題良率就會出問題這就是量產技術吃機台設計與recipe控制經驗我們都不說是spacer aligned ,而是self-aligned double patterning自我對準雙重曝光SADP重覆做一次就是自我對準四重曝光SAQP台積電的7nm第一代就是用SAQP做的SAQP真的很複雜spacer超多層其實一般人只知曝光機其實四重曝光的線寬與曝光機無關而是控制spacer沈積時間來決定sidewall的寬度所以台積電先推出5nm版本,後面有4nm版本一點都不奇怪!不過SAQP也不是萬能只適合長條形的pattern如Fin, gate難做的反而是‘洞’, 如contact與V1 (第一層via)所以EUV的導入,優先使用在‘洞’,而不是fin/gate華為用DUV能做出7nm版本一點都不奇怪因為台積電早就用過這種辦法再微縮至5nm也是可以問題是這些複雜製程只有台積電能有良率三星與Intel都不行這麼多年過去了還是追不上台積電⋯Intel很晚才碰EUV,練功打怪的經驗值不足很現實的事大者恆大強者恆強台積電的產量大幾乎都是高階製程都被GG攏斷量產刷經驗值分數一驥絕塵量產技術要彎道超車?拿什麼來練😆
殲二十 wrote:所以我不認為麒麟9000s與麒麟9010用了ASML的DUV。麒麟9000s等效台積電5nm,麒麟9010等效台積電4nm,那到底是用什麽光刻機生產出來的? 有一說一啦,說等效還是太誇張,那只是運用優化SOC的架構設計,還有做軟體優化才弄出來的,但請注意,這是指在相同頻率的時候,9010可以等效8 gen 2(還是3我忘了),但目前製程較為落後,頻率就是上不去,能效比也無法等同於新一代的晶片,所以除了加緊追趕新一代製程的腳步外,我覺得華為也不會乖乖等死,他們會另批蹊徑出來,雲端運算有可能就是他們的後手。