華為韜定律是什麼？Kirin 2026（MATE 90）會有什麼變化

這版這篇是請AI整理華為的系統架構師的文章
我再坐一些修改

1. 文章核心：韜定律不是單點技術，是整條產業鏈工程

作者一開始就說，韜定律不是某一個單點技術，而是一套系統工程，牽涉到鴻蒙作業系統、指令集、CPU/NPU/GPU 核心 IP、微架構、RTL、EDA、DTCO、工藝、製造等環節；任何一個短板明顯，整套東西都很難跑通。

所以這篇的核心不是：

> 華為有一個新的 3D 封裝。



而是：

> 華為想把手機 SoC 從 2D 平面設計，推向 3D-aware 的整體協同設計。



它的難點不是「把兩片 die 疊起來」，而是讓架構、電路、物理設計、EDA、工藝、封裝、測試和量產一起算帳；作者甚至說，哪一環沒跟上，最後就會從「先進架構」變成「高級樣品」。


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2. 為什麼手機 SoC 最需要這條路？

文章把麒麟 SoC 比喻成手機裡的「中央城區」。CPU、GPU、NPU、ISP、基帶、安全模組、cache、互聯網路都要塞在同一片矽裡，同時還要跟電池、攝像模組、UFS、PMIC、RF 前端和大量分立元件一起擠在主板裡。

問題是手機不能無限變大：

手機不能明顯變厚
電池不能縮小
攝像頭模組還在變大
RF 系統越來越複雜
SoC 封裝尺寸不能一直長

但使用者又想要：

更快
更冷
更薄
更輕
續航更長
拍照更強
AI 更聰明
最好還不要漲價

所以作者的判斷是：靠增大 SoC 面積來塞更多晶體管，在手機裡越來越難持續。

這就是 LogicFolding 的需求來源。


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3. 它承認別人更早：Apple、AMD、Intel、TSMC 都已經在做 3D

這篇有一個很誠實的地方：作者明確說，3D 堆疊不是華為第一個看到。文中提到 Apple UltraFusion、AMD 3D V-Cache、Intel Foveros / Foveros Direct、台積電 SoIC / CoWoS / InFO / 3DFabric，高通在 monolithic 3D IC、垂直存儲、多層邏輯集成也有很早的專利和技術布局。

但作者認為，麒麟 2026 想證明的是另一件事：

> 在手機 SoC 這麼小、這麼熱、這麼受限的空間裡，能不能把大規模邏輯電路做細粒度折疊，讓 CPU、GPU、NPU、cache、互聯網路不再只是平面攤開，而是在 3D 空間中重新組織。



這裡就是華為路線和一般 chiplet / cache stacking 的差異。


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4. 麒麟 2026 怎麼折疊？

文章說得很直接：

兩片 wafer 面對面疊在一起
face-to-face
中間用 hybrid bonding 超高密度互聯
(pitch 1.5um 然後有5000萬個HB
目前台積電大概是6um)
底層 wafer 背面再透過 TSV
把信號、電源、地引出去



這不是傳統 2.5D，也不是單純 die-to-die chiplet。

文章對比得很清楚：

2.5D / chiplet 的優點：

成熟
靈活
壞 die 可以挑掉
良率壓力相對小
適合 HBM、GPU、AI 加速器

但缺點是：

更適合模組級互聯
不適合細粒度邏輯折疊
die-to-die 距離偏長
互聯密度不夠高

對手機 SoC 來說，CPU、GPU、NPU、cache、NoC 是天天高頻互動，不是幾個大模組偶爾通信。文章講得很直白：**互聯太粗，邏輯就拆不細；邏輯拆不細，就談不上真正的折疊。**

所以它選 W2W F2F，原因是：

兩片晶圓一次性對準、一次性鍵合
效率高
互聯密度高
適合高出貨量移動 SoC
最有機會把邏輯折細

但缺點也很重：一旦某些區域有缺陷，可能影響整片；對良率、對準、平坦度、過程控制要求非常高。


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5. F2F 的真正價值：上下 die 不再是兩顆 chiplet

這篇最重要的一段是：F2F 讓兩層邏輯的正面直接相對，晶片正面有晶體管和多層金屬互聯，正面對正面後，上下層距離可以非常短。

文章還提到一個詞：齒合比。

意思是 hybrid bonding pitch 要跟頂層金屬布線尺度匹配。若互聯點太稀，就像城市只有幾座過江大橋；互聯點足夠密，才像到處都有隧道、電梯、地鐵口，城市交通才真正立體化。

它的關鍵結論是：

> 折疊後，上層 die 和下層 die 不再分別構成獨立模組、獨立子系統或獨立 SoC；而是透過海量互聯，共同構成模組、子系統和完整 SoC。



這句話非常重要。

這代表 LogicFolding 不是：

die A + die B
例如
AI晶片+HBM(CoWoS)
AMD 的3D V-Cache CPU+SRAM

而是：

一個 SoC 內部的 module 被拆成上下兩層
上下 die 共同構成一個邏輯功能


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6. 1.5μm pitch：不是最激進，而是量產取捨

文章說麒麟這次做到 1.5μm pitch，作者認為這已經很強，但仍偏保守。因為頂層金屬 pitch 大約在 720nm 量級，1.5μm 大概相當於頂層金屬 pitch 的兩倍左右。它足以支援關鍵邏輯做細粒度拆分，但還不是追求 1:1 極限匹配。

這個判斷很工程化。

因為 LogicFolding 不像 SRAM 陣列壞幾個單元可以冗餘修補；很多邏輯連接是唯一的，某條 critical path 斷了，就像城市立交橋塌了一段，整個交通可能癱瘓。

所以麒麟這代的策略不是把風險拉滿，而是：

pitch 做到 1.5μm
TSV 尺度和著陸相對克制
優先折疊關鍵路徑
不是一次性重構整個 SoC
先拿到性能、功耗、面積收益
同時控制良率和量產風險



這句我很認同。它代表華為這次不是「全 SoC monolithic 3D 一步到位」，而是 保守落地版 LogicFolding。


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7. 工藝難點：W2W、hybrid bonding、TSV、CMP、KOZ 全部綁在一起

文章後面講得很細。

W2W 一旦鍵合，就是兩整片晶圓一起貼；hybrid bonding 要求銅對銅、介質對介質同時貼合，表面不平或對準偏差都可能造成空洞、連接失效或可靠性問題。

TSV 也不是簡單打洞。它要深、直，要穿過不同材料層，還要做絕緣、阻擋、填充，不能有空洞、裂紋、應力。文章把它比喻成在千層蛋糕裡垂直打孔，每一層材料脾氣都不一樣。

還有幾個關鍵問題：

TSV 會占面積
會改變圖形密度
會影響 CMP 平坦度
會帶來銅/矽熱膨脹不匹配
會在周圍產生局部應力
需要 KOZ keep-out zone
KOZ 太大又會犧牲密度與面積利用率

作者的結論是：這些不能單點優化，必須做 DTCO，設計與工藝協同優化。


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8. 設計核心：partition 決定上限

這篇對 partition 的說明非常好。

它用「樓房裝修」比喻：毛坯房蓋好了，真正難的是哪裡當臥室、哪裡當廚房、哪裡當廁所、水電怎麼走、樓梯開在哪裡、空調外機掛哪邊、熱怎麼排、壞了怎麼修。

對晶片來說：

floorplan：劃大房間，決定 CPU、GPU、NPU、SRAM 等大區域怎麼擺
placement：往房間裡擺家具，把 standard cells 和 macro 放進去
routing：走線，把電線、水管、網線接起來
CTS：clock tree synthesis，把時鐘送到各個 flip-flop

真正的 partition，就是 3D 芯片設計最關鍵的一步。它決定：

上下兩層面積能不能用滿
原來很長的 critical path 能不能折短
熱點會不會上下重疊
電源怎麼送
時鐘怎麼走
hybrid bonding 點夠不夠
TSV 打在哪裡
後面 routing 會不會堵



文章也說，LogicFolding 後流程不是線性的，而是強耦合閉環：partition 影響 floorplan，floorplan 影響 placement，PDN 可能說掉壓，thermal 可能說熱點重疊，STA 可能說跨 die 時序收不住，最後又要回頭改 partition。

所以我會把這篇的工程核心濃縮成：

> LogicFolding 的關鍵不是「疊」，而是「拆得對」。




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9. 跨 die STA：真正難啃的骨頭

文章對 STA 解釋很清楚。

STA 檢查的是訊號從一個 flip-flop 出發，經過 logic 和 wire，到下一個 flip-flop 時，是否能在時鐘要求內到達。太晚是 setup violation，太早是 hold violation。

2D 晶片裡，一條 timing path 通常在同一顆 die 裡；但 LogicFolding 後，一條路徑可能前半段在上層 die，後半段在下層 die。上層可能是 fast corner，下層可能是 slow corner；上層溫度可能高，下層溫度可能低；上層供電可能 droop，下層可能還好。

所以 corner 會膨脹，跨 die path 還多了：

hybrid bonding 延遲
TSV / 垂直互聯延遲
cross-die clock latency
上下 die PVT mismatch
溫度差異
電源 droop 差異

文章結論很重：

> 跨 die STA 不是傳統 STA 加幾個參數，而是 LogicFolding 必須重新建立的核心能力。



這是我覺得全文最有含金量的地方之一。


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10. 跨 die clock：兩種方案

文章用「北京和新疆都是東八區」比喻上下 die 時鐘同步。上層 die 和下層 die 物理位置不同、路徑不同、溫度電壓工藝都可能不同，但從時序角度看，最好都像在同一時區裡收鐘。

文中提出兩類 clock 方案：

方案一：天線式時鐘端方案

全局 clock tree 主要放在上層 die
下層 die 不長完整 clock tree
透過高密度 hybrid bonding 垂直下探
直接送到下層 flip-flop 附近

優點是 clock path 短、buffer 少、latency 差異小、skew 好壓。缺點是非常依賴高密度垂直互聯、sink 規劃和寄生建模。

方案二：局部最小化 clock tree

全局 clock 在上層分發
下層保留少量 local clock buffer
形成很小的 mini-clock tree

優點是能適應比較複雜的 sink 分布，缺點是下層多 buffer、多局部 clock tree，功耗、面積、熱點與設計複雜度上升。

這裡可以看出，LogicFolding 不是只有 layout 問題，而是 clock architecture 也要變。


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11. 散熱：韜定律不是把火爐疊成雙層火爐

文章說，3D 芯片最怕的不是「疊不起來」，而是疊起來變成小火爐。手機不是伺服器，不能掛大風扇；如果前十秒跑分很猛，後面一熱就降頻，使用者只會覺得燙。

作者的觀點是：

> 韜定律不是簡單堆更多晶體管，而是透過縮短信號路徑、減少長連線、降低 RC、減少 buffer/repeater，讓同樣一次計算少走路、少搬資料、少耗電。



這跟我們前面一直講的「不是峰值，而是 sustained performance」一致。


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12. 從晶片到鴻蒙：thermal sensor、power sensor、熱數字孿生

後半段很有意思，因為它把 LogicFolding 從硬體帶到系統調度。

3D 後只看幾個溫度點不夠，因為上下 die 都在發熱，下層 die 的熱要穿過 bonding 介面、介質層、上層 die、封裝材料才能出去，還有上下 die 熱串擾。文章認為需要更像「熱雷達」的 Thermal Sensor，不只看溫度，還要看熱從哪裡來、往哪裡走、升溫速度、上下 die 溫差、熱阻熱容與未來幾秒是否會變成熱點。

但光知道熱不夠，還需要 Power Sensor。Power Sensor 要告訴系統：誰在耗電、耗多少、電壓有沒有掉、某個 power domain 是否 burst；CPU、GPU、NPU、ISP、NoC、SRAM、I/O 都可能有自己的 power domain。

因此晶片不能只暴露幾個溫度寄存器，而是需要更完整的 telemetry 介面，告訴鴻蒙 CPU/GPU/NPU 功耗、某段推理消耗多少能量、哪條 power rail 有 droop、哪個區域升溫最快、哪個 hotspot 在遷移、哪一層 die 正在互相傳熱。

文章進一步說，鴻蒙要建立輕量級的「芯片熱數字孿生」：系統裡維護一張芯片熱狀態的即時影子地圖，用 sensor 校準，用功耗資料輸入，再讓調度結果影響下一刻熱狀態。

這是我覺得很關鍵的地方：

> 韜定律不是只做到晶片物理層，而是要讓 OS runtime 也變成 topology-aware、thermal-aware、power-aware。




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13. 使用者到底感受到什麼？

文章講得很實在：使用者感受的不是理論峰值，而是持續穩定。

例如：

遊戲：不是跑分高，而是玩十幾分鐘後不掉幀
AI：不是剛開始 token 快，而是後面 token 速率不抖
相機：不是剛開很流暢，而是連續拍攝不發燙、不卡預覽
通信：弱信號、視頻通話、熱點共享時不只盯 CPU 溫度，而是判斷熱源來自 RF、基帶、CPU 還是 memory

文章說，有了熱圖和 τ 預算，鴻蒙可以做更細的調度：NPU 連續推理時，不一定粗暴砍頻，而是調 batch、錯開部分任務、調 NoC QoS、限制 memory burst、延後後台 AI 任務；遊戲時可以根據 frame time 和 τ slack 決定保前台幀率，還是犧牲不敏感任務。

所以使用者感受到的是：

更穩的遊戲幀率
更少的高負載掉頻
更穩的拍照 / HDR / AI 降噪
端側 AI 延遲更穩
手機表面溫度更可控
續航更好
p95 / p99 延遲更穩

不是單純「跑分變高」。


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14. 我的總結判斷

這篇比會議紀要更「工程現場」。它的價值在於把韜定律講成一套實作方法，而不是口號。

我會把它整理成這條鏈：

手機 SoC 面積與功耗被卡住
→ 不能只靠製程微縮和增大 die
→ 用 W2W F2F hybrid bonding 建立高密度垂直互聯
→ 用 1.5μm pitch 做相對保守但可量產的折疊
→ 優先折最值得折的 critical path
→ partition 決定 PPA 上限
→ 跨 die STA / clock / PDN / thermal 都要重做
→ 鴻蒙透過 thermal + power telemetry 做熱數字孿生與細粒度調度
→ 使用者感受到 sustained performance，而不是只看到峰值跑分

最關鍵一句話是：

> 韜定律不是封裝技術，而是 3D-aware SoC co-design。



如果要跟我們前面麵店比喻接起來：

普通 3D 封裝：
把兩層樓蓋起來。

chiplet / SoIC：
把不同工作站上下疊近。

這篇講的 LogicFolding：
不只蓋樓，還要重新決定廚房、主食區、配料區、倉庫、升降梯、水電、排煙、熱感測、叫號系統怎麼協同，最後讓客人感覺出餐更快、更穩、店裡不悶熱。

我覺得它最真實的地方是沒有吹「一次全折」。它反而說 1.5μm pitch 是保守選擇，TSV 也克制，優先折關鍵路徑，先拿 PPA 收益和量產穩定性。這才像真正要出貨的工程路線。