小弟是初學者,
想請問一下, 我寫好Verilog code,
也跑好模擬,
若是想要產生 die photo(IC layout)
可以用哪個軟體?
Cadence ? Virtuso?
Synopsys ? IC compiler ?
Springsoft ? design compiler ?
哪一個可以直接由 Verilog code一直產生到 die photo ?
3Q....
sglee wrote:
呃, 有沒有人可以介紹一下, DC -> Astro的步驟 ?
看來01的數位工程師好像不多
我來說一下
DC 是合成電路的Tool，將RTL --> Gate level
Astro 是APR 的Tool ( Auto place and Route )，將合成後的電路餵進去，產生Layout
講是這麼講，光是要學用DC怎麼合成電路就夠你學很久。
而通常數位設計工程師也只做到這一個步驟。
APR 有APR專門的工程師來做。(小公司通常外包給其他Design Service 的公司
因為 Tool 非常貴，不是一間幾億的公司負擔的起的)
繞完電路之後APR工程師會吐出一個.SDF檔給你做 Post simulation
當然還有其他方式來做後面的設計驗證
如果你是在學校，要在CIC投片，用FPGA驗證過應該就可以了。
IC設計公司大都會把back-end外包~就是大大說的layout~
而一般IC設計公司大都做倒gate level階段~
除非是很大家的IC design house or IDM大廠~他們會有自己的layout team~
這時~只要跟FAB廠拿library~一值做到GDSII再投到FAB廠(不過都要自己做驗證)
而樓主這邊提到的問題~目前用的軟體cadence;synopsys都有~
裡頭又分foolrplanning/CT Synthesis/power analysis/place & Route各項不同的需求
而有不一樣的Tool~
有的IDM廠會跟這些EDA tool vendor合作~用一套自己的流程...(日本廠特愛這樣搞...)
所以樓主可以問你前段設計所使用的tool廠商~他們是否有支援後段設計的流程~
再看他們後段設計市用哪一些tool~直接來跑~
以後跑久了就知道各個tool的優缺點....
Unix /Linux
logic synthesis (from RTL to logic gate)
至於 system verilog or system C 不清楚拉
先使用 design COmpiler (synopsys 賺錢軟體)
至於 cadence 家使用 ambit
還有套 magma
如果是 pc 上 只有 2000.5 年那時 synthesis 曾出過 nt上 logic synthesis 而
令家 synplify (ps1) 出套 synplifyAsic 但是好像惹毛synopsys
最後沒再發展下去
而 synthesis 後
logic 都是跑 apr
cadense SE
or synopsys apollo (後來好像叫 astro ?)
這類 unix linux 上 軟體都是 一千萬 NT$
非 pc 等能跑
不過pc 上也不是沒有
有套 cellsanke 但 公司被cadence merge
還有套 tanner ledt spr
不過 都無法吃 verilog netlist
還沒說到 抽 sdf 跑post sim
ps1. synplify 是做fpga synthesis 出身 軟體 比fgpaexpress強多 當年賺錢軟體
但是 太不自量力想強 asic 最後被synopsys merge
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