birdlg wrote:
算法沒錯, 不...(恕刪)
這裡就要想一下了!
10ppm是頻率的穩定度對吧?
在同步的邏輯中, 有 system clcok 所以頻率的飄動並不會影響系統的運作, 所以一切相安無事.
可是現在這個訊號送進DAC轉換到類比, 人耳並沒有同步所以會以標準時間為準
這個穩定度就會影響每一個 sample之 間的時間, 並不是所謂的clock的 01 之間的 jitter
而是指做出來 LRCLK clock 與標準 44.1khz 之間所產生的 jitter
也就是每個 sample clock 之間有 10us 的晃動率
也許應該要寫成 Frequency error, 只是又怕會被人講成不同的東西.
不過我也在想我有沒有算錯? 但是看到DIYZONE裡面去換1ppm的 CLOCK
這應該是有有影響!