Pan.tc328 wrote:
比如 12吋 4N 每顆最多可以塞100B,客戶用65B跟43B沒把密度塞滿,65B跟43B切出來大小一樣?
我是覺得一樣,成本也差不多,不會有的比較多顆有的比較小,不然以後封裝等每一家公司晶圓大小不同就很難做
你在說什麼？？？
誰會故意不把密度盡可能縮小而去浪費wafer/die size空間？這可是直接牽涉到成本耶?
假設65B排列出來的 die size最小可以是5mmX5mm, 43B排列出來的 die size最小可以是4mmX4mm
自己排一下12" wafer這樣一片最多可以產出幾顆 IC, 假設一片是1.5萬美金......各家成本在代工廠這段就不一樣了
哪個工程師敢把原本可以用4mmX4mm 43B的產品圖畫成5mmX5mm試試看......看你的老闆會不會fire你
而且.......理論上die size可以做得越小, 良率越高, 成本就越低..............不然大家玩chiplet是玩心酸的？全部用大顆 SOC不就好了
jiahsien wrote:
你是以code去思考(恕刪)
我是用Code想沒錯,也許IC設計跟我想的不同
但就寫程式一樣,很多人做不出來,很多人常常沒有規劃就做,很多人不具管理能力
很多小小的會做到大專案問題就很多,有些不知道怎麼開始,有些不知道如何收尾
常常去處理我程式有錯但就不知道哪邊錯,很多恩歐ARoWo連可能錯哪邊
也很多人把100個問題當一個問題解,也有一群人做一件事一件事一群人做混在一起然後幾個人做死其他人不知做什麼
而就顯卡,物件導向,製程TSMC處理,CUDA,VRAM,RX每一個都有他的技術領域跟負責人..全部一起想他就很難,分開想每個人問題就單純,你能做出10,20,30,40 然後花3年時間你無法讓你的問題翻倍?
3年就算AI演算法都可以打開再組了
3年設計翻倍是基本不是榨壓,CPU 等各領域都是這樣,如果3年換一代每次20%早就被別人超車
Pan.tc328 wrote:事情沒有你想的那麼單純
而就顯卡,物件導向,製程TSMC處理,CUDA,VRAM,RX每一個都有他的技術領域跟負責人..全部一起想他就很難,分開想每個人問題就單純,你能做出10,20,30,40 然後花3年時間你無法讓你的問題翻倍?
3年就算AI演算法都可以打開再組了
3年設計翻倍是基本不是榨壓,CPU 等各領域都是這樣,如果3年換一代每次20%早就被別人超車
目前的半導體業很多產品都是"妥協"出來的;
IC Design House畫得出來,晶圓代工廠不一定做得出來;
晶圓代工廠做得出來,封裝廠不一定做得出來;
即使前面三關都正常過了,最後測試出來Yield低到靠背也是有可能的.
而前製程解決了他的問題,提升了效能,
到了後製程卻變成新的問題也是常有的事情;
不是說甚麼分成10個TEAM,每個TEAM每年改進3%效能,
加起來一年就是改進30%這麼簡單
尤其是DIE size越大,良率越容易翻車
有變態公司設計出一片12吋wafer只能放下一顆晶片的
良率不是100%就是0%,
不過市場上一顆這種晶片做成的機器1台要價百萬美金以上就是了
然後,在即將到達物理極限的情況下,要提升效能更難了
因為微觀物理的世界,定律都不再是定律,而是有"機率"存在
最早的摩爾定律早在10多年前就已經失效,只是被不斷的修改/擴充解釋而已
內文搜尋
從 APP 打開
X