什麼是FCLK, UCLK, MCLK:
- FCLK: infinity fabric clock, 簡稱 IF總線時脈
- UCLK: memory controller clock, 記憶體控制器時脈
- MCLK: memory clock, 記憶體時脈
分頻與不分頻模式:
若UCLK : MCLK = 1:1, 稱為不分頻模式, 反之則為分頻模式
Chiplets:
AMD與台積電合作後, 開始Chiplet之路, 將資料處理與I/O抽出, 各自獨立成小晶片, 初期雖然I/O DIE仍由GF完成, 但也做出chiplet 雛形; Zen3, Zen4, 甚至Zen5, 其CCD & IOD都由TSMC完成, 效能也愈來愈好
註: 除了TSMC的先進製程外, CoWoS也是在生產當中不可或缺的要素之一
回到今天的主題, CCD要獲取記憶體控制器(IMC)的資料時, 必須走IF總線, AMD的記憶體控制器是放在IOD裡, 而Zen4/甚至Zen5(如果沒錯) IF總線頻率是1800~2166MHz
![[科普] FCLK, UCLK, MCLK](https://attach.mobile01.com/attach/202411/mobile01-0d2607b3bbd1006efb40e2433cb188ff.jpg)
(Creidt: AMD)
在Zen3 (DDR4)時期, CCD/IOD還能以1:1 不分頻進行, 但Zen3 IF總線頻率只能在1600MHz~1900MHz之間, 此時FCLK=UCLK=MCLK 即 1600:1600:1600 (DDR4-3200), 能不能 1800:1800:1800 (DDR4-3600) 得看運氣
到了Zen4 (DDR5)時期, 由於DDR5 頻率愈來愈高, 雖然AMD仍以不分頻模式進行, 以其官宣記憶體頻率甜蜜點為6000MHz來看, FCLK:UCLK:MCLK 應為 3000:3000:3000 (DDR5-6000), 但Zen4 IF總線頻率也只有1800~2166MHz, 顯然是超過其規格的, 因此最終IF與記憶體控制器得以分頻進行, 比例改成 2:3:3, 即 2000:3000:3000 (DDR5-6000) 甚或 2133:3200:3200 (DDR5-6400), 但後者就得看體質了
至於Zen5的記憶體頻率, X870的主機板都標示能支持DDR5-8000, 道理應該是一樣的, 在Zen5 Ryzen 9000的IF總線頻率是多少(可能要再找下資料或請知道的人說下), 基本上也是按比例進行, 至少FCLK:UCLK不會是1:1
註:
1. APU 是SoC架構, 因此核心與記憶體控制器不需要走IF, 而是可以直接access記憶體控制器, 其FCLK 最高可以走2300MHz
2. Alder Lake, Raptor Lake等也是SoC架構, 其核心與記憶體控制器是同在RING總線上, 因此相較AMD可以走更高的頻率
![[科普] FCLK, UCLK, MCLK](https://attach.mobile01.com/attach/202411/mobile01-7de5287a17dbaa6cccddf1bae2c55e54.jpg)
(Credit: intel)
上圖藍色正方形為P-core, 兩排下面各有四個小正方形為E-core, 記憶體控制器即右方豎立的長方形
3. Arrow Lake 也延續 Meteor Lake 的MCM架構, 雖是Chiplets, 但所有晶片是走在同一總線上, 其頻寬仍然比AMD高, 相信各位也看過不少文章介紹各個Tiles的組成, 在此不加贅述, 有興趣的朋友可以搜尋Tony大叔精采生動的介紹(開蓋之後加點孜然)
![[科普] FCLK, UCLK, MCLK](https://attach.mobile01.com/attach/202411/mobile01-cff4ebb4f383fb0c1f1d11af6d1420cf.jpg)
(Credit: intel)
以上若有不足處, 請不吝補足, 讓大家都有互相學習的機會
延伸:
FCLK雖然重要, 沒人會說錢多不管用是吧, 但現行技術水平無法大幅超越之下就看所及的能差多少
對遊戲幀數來說影響大嗎？老實說不大, 所以AMD的朋友們即使只能2000:3000:3000 就放心用吧; 參考測試影片 AMD FLCK
