hsiu1224 wrote:intel 準備挫賽...等著看,他會發現"水很冰"... 的確到現在Intel沒真正用過EUV量產過產品, 而台積電至今已經量產一年了我想三星 vs TSMC的戲碼還會上演, 只是這次三星換成Intel
我覺得台GG到日本設廠 比較有競爭力。大家都很拼。日本有台灣需要的。去美國成本這麼高日本核電廠多。不用擔心沒電。日本這麼國土長,也不用擔心沒水日本跟台灣比較容易相處 你是台GG的員工 應該會選去日本吧。至少 美女如雲。有碼的
chachaping wrote:如果我是美國政府到時候就會扣起你台積電一兩份使用執照告訴你台積電在美國的工廠的工藝水平必須和台灣看齊.台積電和台灣政府只好乖乖聽命, 屁也不敢放一個 ! 真到那個時候, 美國可能就不會協防台灣了, 如果中國要武統台灣大概也只會任由他去
INTEL 背後是美國政府支持~~中國 這次 被 半導體 掐住... 正中要害~~ 半導體是戰略物資~~所以美國製造... 一定是高科技產業!! 高毛利的產品~~或許 台積電成本低... 但是 有時不是便宜就好!!改天會要求... 美國製造比率要求~歐洲也要自己製造....到時候 一定會影響 台積電 三星 產能利用率~~~ 與毛利~~不過....這個對全球的景氣 會影響!! 貨不暢.... 未來景氣擔憂啊!!
單車小王子 wrote:不是,你誤會我的意思了,我的意思是說同樣大小的製程在同樣的大小空間內塞這麼多會比較好嗎?塞得多不代表就是厲害吧舉例來說一坪的空間裡面塞了50個壯漢進去還有喘氣的空間嗎? 在planar device的時代,所謂的幾奈米是指電晶體的gate length。但現在電晶體已經不再是2D的結構了,先進製程電晶體的架構有FinFET,GAA,Nanosheets,隨著電晶體走上3D的結構,gate length已經不再能代表電晶體實際佔用的面積,所以現在的製程名稱已不再對應到gate length。現在7nm, 5nm, 3nm變成都只是行銷上的名稱而已,端看每家公司自己高興如何命名。
bd_player wrote:在planar device...(恕刪) 還有 INTEL 所採用的參數是 RETICAL/MASK 上的,等印到晶元上時自動會縮小。而晶元代工所採用的參數是印到晶元上的最佳值,但因為製程不是百分之百穩定,有時會達不到的,但只要在公差中,仍然是良品。晶元代工必需盡可能宣傳自己的新製程,否擇沒人願意做第一個白老鼠。INTEL 的客戶以前都是自己人,不需要這樣的誇大宣傳。
Robert7067 wrote:還有 INTEL 所採用的參數是 RETICAL/MASK 上的,等印到晶元上時自動會縮小。而晶元代工所採用的參數是印到晶元上的最佳值,但因為製程不是百分之百穩定,有時會達不到的,但只要在公差中,仍然是良品。 你到底在說什麽啊!光罩上的尺寸本來就都比晶片上的尺寸大上好幾倍。