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所有 CPU cluser（Big + Little）都在 同一片 die
可以通过 MTCMOS / power gating / DVFS 实现逻辑断电
但 物理上无法完全断电 → 仍有漏电消耗
AMD 双 CCD
CCD 是独立 die，放在同一个封装里
可以独立调节电压/频率
但不能做到完全物理断电 → 漏电仍然存在
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你们的信仰 amd ，不要意思，也要在medusa point 学intel这样搞了 。准备在 双ccd+io的这个amd标配中，在io里面放入2个lpe zen核。
intel的低功耗岛如果只是真的只是MTCMOS / power gating / DVFS 这种东西。
如果是这么简单，amd又何必学intel把部分cpu放在io里？ 想想吧。当然即使amd这做。也达不到intel低功耗岛效果。
12900k 。 这是一个die， 即使里面包含cpu，gpu ，io，media engine等组成部分。
这是meteorlake。这看起来是一个die，实际是4个die。把这4个die嵌合在一起的这个技术就叫emib。
有14个cpu核心在 cputile里，有两个cpu核心在iotile里。你高通的MTCMOS有能力把不同的cpu放在不同的die里吗？
吹你麻痹MTCMOS就是intel的低功耗岛，等你出来回应呢
至于这么做有什么屌用？
去问amd为什么2027年的未来产品产品要把两个lpe核丢到io die里？你MTCMOS这么屌，amd照搬不就好了？还学什么intel？(虽然也没办法完全达到intel这种效果。因为这是封装层面的问题 只能靠台积电，台积电没有amd也没办法)
依腦兄的邏輯，只有利用EMIB組成的multi-die才有辦法獨立控制各個chiplet的power gating是吧，而SoC這個單一die是沒辦法作到這麼細微的控制，所以得出只有intel EMIB可以獨立對低功耗島作控制所以好棒棒.......個鬼
腦兄要不要去看看為什麼大部份的SoC都要配PMIC，PMIC又為什麼要給出那麼多buck? 為了不就是要作到最暴力的電源控制，但腦兄以為把power作on/off跟吃飯喝水一樣簡單啊? 那是要整個上電過程都需要作review的，整個系統power target都是一開始就決定了，達成的手段也都差不多，而這是不分single chip或chiplet架構的。如果像腦兄說的不需要用到的cpu就把電整個拉掉，當然可以啊，那cache coherence怎麼保證呢?還是甩鍋給微軟說你OS寫太爛讓我正在執行的應用不能搬到主CPU?
但我還是忽略了一件事，腦補的世界跟真實世界是有差異的，我這個小小打工仔也只能打打嘴炮讓生成式工人智慧提供更多生活樂趣啦
power gating只能做到逻辑断电。不能防止漏电。
如果真的能做到物理上完全断电， 也就不会有苹果m1到m1 max低负载下续航不同的情况了 。
因为你只需要让m1 max跑低负载时只跑自动关掉部分核心，像m1一样的核心即可。其余的靠你的power gating全部断电 不就好了？怎么续航时间会不一样，规格越大续越差？就是因为没办法做到完全断电，规格越大 漏电就越大
而intel 透过emib把不同cpu放在不同die里才能实现这个die里的cpu在跑，另一个可以完全断电 .0漏电的情况。这个就是intel的低功耗岛设计
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说半天终于承认MTCMOS跟intel的低功耗岛是不一样的东西？
所以？早点承认不就好了。MTCMOS透过电路设计供电断电容不容易关intel低功耗岛屁事？
而事实上就是没有办法在同一个die里做到完全断电，吹半天直接承认不就好了。
人家就是用emib封装把不同的die放在一起，把不同cpu放在不同die。进而实现可以一边cpu在跑，另一边完全关闭。
这个不就秒你的MTCMOS 。当我说intel低功耗岛时，就搬出MTCMOS 。结果？现在扯说MTCMOS blablabla 电路设计很难 很复杂?
intel的低功耗岛指的是利用emib把cpu放在两个die中，进而实现两种cpu完全不同的供电模式。跟你说的MTCMOS， 同一个die中不同cpu之间的电源管理是一样的技术？ 先回答这个问题
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直接回答这个问题啊 。直接回答我，然后狠狠的打我脸 等什么？
不要再绕路了。
我从头到尾就针对你说intel的低功耗岛之不过是别人MTCMOS用剩下的。
是吗？
同一个die的电源管理，跟依靠不同die来实现不同供电模式是一样的东西吗？
你不用管谁先进，谁厉害。你只需要回答是不是一样的东西
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等什么啊 出来回应这个问题啊 不要浪费大家时间
圖片左1 可能三星供電. 中間 intel Power Via .... 右邊 台積電 Super Power Rail ....
可以看出 台積電 背部供電 Super Power Rail 難度最高, 可以得到更高密度。 但是 晶圓背面打磨後 多少會變形 要對準難度非常高, 良率要上去難 成本非常高。
所以台積電到了N2 GAA已經是極限, 再來線徑過細延遲+阻抗高。再來就必須使用背部供電。
intel Power Via 是比較可行性方案, 雖然總晶體密度比不過 台積電 Super Power Rail , 但是較為簡單易實作。
台積電 Super Power Rail 要快點落實+良率。否則會被intel 追上。過兩年18A普及到桌面CPU 我就有換機的打算。
✅ 什麼是 MTCMOS？
MTCMOS（Multi-Threshold CMOS，多閾值 CMOS）是一種「在晶片內部」實作的電源閘控技術。
原理是：在邏輯電路與電源（Vdd）或地（GND）之間，加一顆「高閾值睡眠電晶體」（sleep transistor）。當該電晶體關閉時，該邏輯區塊就完全斷電 → 幾乎沒有漏電流。當需要啟動時，再把它打開，電路恢復工作。
換句話說，真正能「完全關閉／切斷電源」的是晶片設計（die）層面的 MTCMOS，而不是封裝技術本身。
🔌 那為什麼有人說用 Intel EMIB 可以把某個 die 的電源切掉？
他們真正想表達的是：
EMIB 或其他先進封裝（如 TSMC CoWoS／TSMC SoIC）允許每個 die／chiplet 有 獨立的電源軌（power rail）。
當某顆 die 本身有用 MTCMOS（或類似技術）設計時，就可以在封裝提供獨立電源的前提下，藉由晶片設計切斷該 die 的電源。
也就是說：
封裝（EMIB／CoWoS／SoIC） → 提供電源分割 & 供電能力。
MTCMOS（die 層） → 負責真正的「關電／斷電」。
封裝本身不會「幫你關電晶片」，而是讓「有能力切電的晶片」能夠發揮這種能力。
🆚 Intel (EMIB) vs TSMC (CoWoS／SoIC) — 在 power-off 能力上誰比較好？
MTCMOS 是 通用技術 —— 不論是 Intel 的 die 還是 TSMC 的 die，都可以使用。
也就是說，不論晶片來自哪家公司，只要設計中有 power-gating，就能切電。
封裝（EMIB 或 CoWoS/SoIC）主要是看是否支援獨立電源軌，但兩者在這點通常都能做到。
因此在「把某個 die 完全斷電」這件事上，雙方其實是平手。誰也沒有根本上的優勢。
🏁 核心結論 — 如果只談「真的切電」能力：
「切電」能力來自 晶片設計（MTCMOS），不是封裝本身。
不論是用 Intel 的 EMIB，還是 TSMC 的 CoWoS／SoIC，只要晶片設計允許，都可以切電。
封裝只是提供了獨立供電與電力分割，使得晶片內的 power-gating 能正常運作。
但把intel的低功耗岛 理解这为这不就是MTCMOS，高通那些十多年前玩过了的？
还以此加以嘲讽，就显得无知和自大了 。
至于说 透过cpu die分离是不是真的可以实现不同部分cpu完全断电？
这个问题问的好。
有实测过=
meteorlake 155h， 6+8+(2) . 那个(2)就放在iodie里和6+8隔开来的低功耗岛cpu。
在待机状态下测得 (2)的cpu功耗为0.6瓦， 6+8 这个cpu die的功耗为0.2瓦。
是不是完全断电？的确不是。但如果都放在同一个die，那个6+8的漏电会是多少功耗？ 应该是是2-3瓦
。也许透过MTCMOS 也能降低整体漏电情况，但intel选择了另一种方式→直接die分离。
lunarlake 258v，404 ，后面的4也和前面的4分开在两个die， 后面的4和其他的包含display engine等放在一起，叫soc tile。 而后面4 也就和主cpu die 隔离开来的低功耗岛cpu。
同样在待机状态下测得 后面4的cpu 功耗为 1瓦，前面的4这个cpu die里的4p核 和meteorlake一样 是0.2瓦。换言之，不管 主cputile 是6+8 还是4， 是intel4 还是n3b 他的功耗在这种情况下都是0.2瓦。的确不是完全断电。
显然这个0.2瓦 并不是来自主cputile的漏电，而是官方有意保留的一种最低通电状态
Intel EMIB 带来的真正独立功耗岛确实让 AMD 很头疼
EMIB是好棒棒的intel獨家 不管他掛上什麼chiplet然後宣稱全宇宙只有他作得到，這無法否認啦，但如果單純把EMIB當bus，那在時下的系統設計，就類比成pcie好了，透過pcie外接網卡顯卡母雞卡，哪一個不能獨立開關電，那我是不是可以廣告我的oo透過pcie接上你的xx，我可以實現好棒棒的功耗島。為什麼會提MTCMOS，因為它才是實現低功耗的手段，還是腦兄以為給ic某個模組上電跟家裡的電燈開關一樣簡單
再者，SOC現在越做越大，連您都知道單靠MTCMOS沒辦法滿足手機低功耗需求，當您覺得0.2W待機很小，對手機確ㄕ個天文數字，所以SOC在設計時會把幾個用電大戶如cpu/gpu/apu給專用的buck，這就可對照成您最愛的功耗島了，這些大戶或主動或被動在作完準備後上床躺平，給always on domain來負責叫醒需要醒來的subsys，這都是在開IC前就要盤好的事，很複雜很難做 不小心就要PDCA的
但作這麼多怎麼宣傳呢，又不是每個人都跟雲飛一樣可以把這些耗電數據量化，量化後也不是每個人都看得懂，我想像是有個不世出的天才為了兼顧讓不會腦補和只會腦補的人聽懂，取了個高大上的功耗島來教做人，反正後頭有個amd可以嘴，我intel還是好棒棒的x86大哥
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