jaja0607 wrote:
老實說Intel用...(恕刪)
Intel低估了改材料的風險才會這麼慘
TSMC不改
還是用Cu製程
10nm到7nm的進步沒有很多
至少有改進~
才顯得台積電好棒棒壓
NQQegg wrote:
其實Intel/TSMC/***都是晶圓廠
還是以產品為主
真的要搞研發
還是學界/IMEC/設備商與材料商在前面搞架構搞設備搞材料
等這些都有solution後
foundry才會考慮引進產線...
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目前IMEC發表的研究
5nm製程因為EUV的強度太強
直接把光阻上的電子撞出來形成二次電子
然後跑到其他部分曝光
目前還是無解
研發單位目前都束手無策了
與光阻商合作改了N種的光阻目前還無法解決
5nm製程要順利量產還有很多問題...
Foundry要solution
可是設備與材料商都無法給
Foudry生得出來嗎...
INTEL作惡多端, 本來就黑不用我來黑
INTEL稱霸時的標準現時拿來給台積電跟AMD用剛剛好
jaja0607 wrote:
老實說Intel用多高的標準來製作根本在還沒有商轉之前都是沒意義．
不能為客戶提供服務就沒有辦法賺錢．
NQQegg wrote:
Intel低估了改材料的風險才會這麼慘
TSMC不改
還是用Cu製程
10nm到7nm的進步沒有很多
至少有改進~
INTEL作惡多端, 本來就黑不用我來黑
網路很可怕 wrote:
是啊!TSMC做得...(恕刪)
是TSMC不去碰
才做得出來
當然效能比不過Intel
但保守的方法可以做得出來
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後段的金屬製程是銅製程
但銅會擴散
銅離子的擴散係數高，容易鑽入介電或是矽材料中，導致IC的電性飄移以及製程腔體遭到污染，難以控制。
目前阻擋層的主要材料是氮化鉭(TaN)，並在阻擋層之上再沉積襯墊層，作為銅與阻擋層之間的黏著層(Adhesion Layer)，一般來說是使用鉭(Ta)。
鉭沉積的覆蓋均勻性不佳，容易造成導線溝槽的堵塞，20奈米節點以前因導線的深寬比(Aspect Ratio，AR)較低而尚可接受，但隨著製程的演進，導線線寬縮小導致深寬比越來越高，鉭沉積的不均勻所造成的縮口將會被嚴重突顯出來，後端導致銅電鍍出現困難，容易產生孔洞(Void)現象，在可靠度測試(Reliability Test)時容易失敗。另外，鉭的不均勻性容易造成溝槽填充材料大部份是鉭而不是銅，由於鉭金屬導線的阻值將會大幅上升，抵銷原先銅導線所帶來的好處，其示意如下圖所示。
襯墊層必需具有低電阻率、良好的覆蓋均勻性、是銅的良好黏著層等重要特性，鉭在20奈米節點以下已無法符合製程的需求，找出新的材料已經刻不容緩。
鈷(Cobalt，Co)與釕(Ruthenium，Ru)是目前最被看好的候選材料。鈷是相當不錯的襯墊層，具有比鉭更低的電阻率，對銅而言是亦是不錯的黏著層，且在電鍍銅時具有連續性，不容易造成孔洞現象出現。但鈷襯墊層也有其不理想之處，主要是因為銅的腐蝕電位高於鈷，因此在銅、鈷的接觸面上，容易造成鈷的腐蝕，此現象稱為電流腐蝕(Galvanic Corrosion)，亦稱為伽凡尼腐蝕。
解決電流腐蝕的問題必須從化學機械研磨(Chemical Mechanical Polish，CMP)的與後清洗(Post CMP Clean)著手，使用特殊的化學原料改變銅與鈷之間的腐蝕電位，以降低或消除腐蝕現象。目前預估鈷襯墊層將可延伸到10奈米製程節點。
接著在7奈米，阻擋層與襯墊層的候選材料將有可能是釕，銅可以直接在釕上電鍍，並有效阻擋銅離子對介電層的擴散。
不過，釕跟鈷在與銅接觸時，一樣都會有電流腐蝕問題，只是釕的情況與鈷恰巧相反，釕的腐蝕電位高於銅，因此銅金屬將會被腐蝕。另外，釕的硬度相當高，且化學性質穩定，不容易與其它化學成份反應，只有使用類似像過碘酸鉀(KIO4)這種強氧化劑(過去是使用雙氧水作為氧化劑)才可使其氧化，以提高研磨率(大約100∼150A/min)。釕的物理與化學特性，為化學機械研磨製程帶來不小的挑戰，目前業界還在尋找適當的解決辦法。
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一般而言,就我的經驗
金屬要填溝
用sputter大概aspect ratio超過5以後側壁的覆蓋就會有問題
有裝collimator會好一點
超過5都是用CVD
現在這麼薄都是用原子層沉積(ALD)
CVD就一堆化學物質含有該金屬先揮發再沉積然後只剩該金屬
製程與配方都要靠設備商與材料商抓出來
如AMAT發表的一些方法
Intel一頭撞進去,難怪頭破血流...
不過被Intel練功完成
TSMC就被甩了好幾條街了
因為製程微縮不能一直小改而不去碰關鍵問題...
健人就是腳勤
NQQegg wrote:上段結尾部分個人解讀是若真被英呆爾掌握到關鍵問題後．台積電就被甩了好幾條街．如紅字說的．
一般而言,就我的經驗
金屬要填溝
用sputter大概aspect ratio超過5以後側壁的覆蓋就會有問題
有裝collimator會好一點
超過5都是用CVD
現在這麼薄都是用原子層沉積(ALD)
CVD就一堆化學物質含有該金屬先揮發再沉積然後只剩該金屬
製程與配方都要靠設備商與材料商抓出來
如AMAT發表的一些方法
Intel一頭撞進去,難怪頭破血流...
不過被Intel練功完成
TSMC就被甩了好幾條街了
因為製程微縮不能一直小改而不去碰關鍵問題...
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樓主的文看看就好．個人對它立場（披著羊［ＡＭＤ］皮的狼［英呆爾］）沒變．
人品是做人最好的底牌．
網路很可怕 wrote:
你還真不是普通不專...INTEL閹割10奈米早就是不爭事實了...這篇我10月發的文....
你當時貼的那篇報導也不過只是一篇市場傳聞而已，哪來的不爭事實，Intel當天就發表申明說該篇報導不是事實
https://www.tomshardware.com/news/intel-10nm-process-killed-semiaccurate,37964.html
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