蔥油餅大叔 wrote:
性能跑得出來的話大平面本身不是問題
不如說散熱什麼的還比蓋高樓好做
在先進製程越來越貴
效益越來越不明顯
的今天是 半錯半對
剛開始的X3D將
快取記憶體直接堆疊在 CPU 上
的確明顯有 積熱及限頻的問題
第二代3D V-Cache將其移至底下
基本上解決了大部分問題
另外隨著先進工藝進步
SRAM 單元微縮難度越變越高
一些io、PHY…及類比電路
也有類似的狀況

Intel 3= 4= 0.024um2
18A 0.021um2
N3B 0.0199um2
N3E= N5= 0.021um2
N2 0.0175um2
適當將SRAM 、io、PHY…
從最昂貴的工藝中分離出來
可以採用更小的晶片尺寸
單一 Die 良率及成本 會更好
**但整體成本取決於先進封裝良率
同時將各組件做適當佈局及連結
可以降低全局互聯長度及延遲
>降低發熱>提升頻率
而大平面 受限於 技術及成本
反而容易有 局部發熱點(Hot Spots)
的現象,必需使用各種方法來平衡發熱
鯊鯊咬嘎嘎 wrote:
一般版跟bllc版差了快4成面積...(恕刪)
如果傳言是真,intel大比例拉回自產的理由就變得不同了
如果Intel真的將BLLCs拉回自產
配上 IFS遜色多的SRAM密度
恐怕會超過5成

A18?的良率扛得住?



























































































