pc8801 wrote:
是不是合理的參考了台積電的製程及封裝技術就不知道了
如果你想暗示羅唯仁, 最好去看看前因後果和技術差異
羅先在Intel 工作18年然後2004來台積電, 隔年底台積電在半導體製造排名大幅攀升進到前5強內
Intel 可沒說台積電合理的參考吧?
至於製程和封裝, PowerVia都量產大半年了SPR八字還沒一撇, 兩邊的封裝方式也完全不同
平衡報導
https://www.ultrontek.com/news_detail/tsmc-a16-angstrom-3d-process-deep-dive重塑電力架構 - 超級電軌 (Super Power Rail) (BSPDN) 典範
當 GAA 奈米片電晶體重新定義了 A16 的基本建構單元時，超級電軌則徹底改變了這數十億電晶體的供電方式，引入背面供電網路 (BSPDN) 可說是數十年來邏輯晶片設計中最重要的架構轉變，將電網移入了第三維度。互連瓶頸與 BSPDN 的理由
在傳統的晶片設計中，複雜的訊號佈線和穩健的供電網格都位於晶圓的正面，堆疊在稱為後段製程 (BEOL) 的金屬層中，隨著電晶體縮小且密度增加，這兩個網路越來越多地爭奪有限的佈線空間，這造成了一種「交通堵塞」，導致了幾個關鍵問題：更高的佈線電阻，浪費電力；顯著的電壓 (IR) 降，可能損害電晶體的效能和穩定性；以及增加的訊號串擾和干擾。BSPDN 透過完全分離電力和訊號網路，為這個問題提供了一個優雅的解決方案，主要的電力分配網路被移到矽晶圓的背面，這個空間傳統上僅作為被動載體，這釋放了整個正面的 BEOL 堆疊用於訊號佈線，緩解了擁塞，並實現了更乾淨、更快、更高效的晶片設計。
台積電的超級電軌 (SPR) 實作
台積電對 BSPDN 的實作，品牌為超級電軌 (Super Power Rail, SPR)，是 A16 製程的基石。該公司的方案被認為是業界最先進和有效的方案之一，SPR 架構透過專門的、高導電性的接觸點，將背面供電網路直接連接到每個奈米片電晶體的源極和汲極端子，這種直接連接最大限度地縮短了電子必須行進的路徑，顯著降低了電阻和 IR 降，同時最大化了電源完整性。這種架構提供了幾個深遠的好處，透過將正面佈線資源專門用於訊號，它允許更密集和更複雜的邏輯設計，直接有助於 A16 的晶片密度提升，增強的電力傳輸使 A16 成為最苛刻應用的理想技術，特別是 HPC 和 AI 加速器，它們具有極其複雜的訊號路徑和密集、耗電的計算區塊。
這種策略性的實作是一個關鍵的差異化因素，雖然英特爾在其 18A 節點上與其 RibbonFET GAA 電晶體同時推出其 PowerVia BSPDN 技術，但台積電做出了深思熟慮的選擇，以降低其技術藍圖的風險；台積電首先在 N2 和 N2P 節點上使其 GAA 技術成熟，然後才在 A16 上增加 BSPDN 的巨大複雜性；這種保守的、分階段的方法，隔離了每項革命性技術的製造和良率風險，為客戶在 2026 年提供了一個分層的產品組合：N2P 提供了一個風險較低、更具成本效益的 GAA 解決方案，而 A16 則為那些能夠證明其增加的成本和複雜性是合理的應用提供了帶有 SPR 的終極效能。
BSPDN 的製造障礙
超級電軌的實施帶來了許多艱鉅的製造挑戰，需要在製造廠中採用全新的製程和工具，其製程流程是材料科學和機械工程的奇蹟。首先，電晶體像往常一樣在晶圓的正面製造，然後，在一個關鍵步驟中，這個活性晶圓被翻轉並使用先進的混合鍵合技術面朝下鍵合到一個空白的載體晶圓上；然後，原始晶圓進行極端的背面減薄，將其研磨和拋光至僅幾微米的厚度，以暴露活性電晶體層的底部；之後，從背面蝕刻奈米級矽穿孔 (nTSV)，以創建通往電晶體的路徑。最後，在新生產的背面上沉積並圖案化背面金屬堆疊——即超級電軌本身 ；這些步驟中的每一步都帶來了獨特的挑戰：
晶圓減薄與翹曲
在不引入缺陷或顯著翹曲的情況下，實現均勻、超薄的晶圓是極其困難的，鍵合過程本身就會引起應力和變形，必須小心管理。正反面對準
將背面特徵與正面奈米級的電晶體以完美的精度對準，是一個全新且關鍵的製程控制挑戰。熱管理
BSPDN 的引入從根本上改變了晶片的熱景觀，在傳統晶片中，熱量從電晶體向上通過矽傳導到散熱器，有了 SPR，BEOL 的金屬和介電層現在位於活性元件和主要冷卻路徑之間，起到了熱絕緣體的作用，這需要新的熱管理解決方案，並要求熱分析成為首要的設計考量；佈局和繞線工具現在必須從設計過程的一開始就共同優化熱完整性，使得多物理場模擬成為 EDA 流程中不可或缺的一部分。機械應力
在晶圓背面增加新材料和製程，會對精密的奈米片電晶體產生顯著的機械應力；這種應力會改變它們的電氣特性並影響長期可靠性，需要仔細的建模和緩解。說明英特爾為 14A 製程規劃的新技術和設計架構初步實踐就取得巨大成功，潛力甚至超出內部最初預期，為表定 2026年進入風險量產的時間點奠定基礎。
只有注意到這句話........所以2026年5月了,年底會風險量產嗎?
今天"科技新報"的文章: 陳立武稱 Intel 18A 是國家寶藏，Intel 14A 定 2028 年量產與台積電 A14 競爭
展望未來，陳立武特別強調專為外部客戶設計的最先進 Intel 14A 製程。該製程預計於2028年進行風險試產，並於 2029 年進入量產，時間表將與台積電的 A14 製程技術完全同步。陳立武將此進展稱為一項重大突破，並透露目前 Intel 14A 製程已有多個客戶參與，PDK 0.5 版本已可供使用，PDK 0.9 也即將推出。
究竟出了什麼事,直接延後兩年?
進一步退兩步
立武醉批批梯牟? 嗚喔...
量產水準，研發團隊飯碗不保
處理器大廠英特爾 (Intel) 執行長陳立武近期為晶片設計與，對工程團隊下達最後通牒，如果 B0 版達標，還能保住飯碗，若超過 B0 版，就是開除。
陳立武 2025 年接任英特爾執行長後，便積極推動改革。他在摩根大通（JP Morgan）全球科技、媒體與通訊會議坦言，英特爾過去缺乏「首次投片即過關」（First time pass）嚴格文化，為了改變現狀，陳立武親自審查晶片設計、漏洞修復及使用的矽智財（IP），確保所有細節投片前都獲認證。
「A0 版本」是指晶片首次投片後第一個製造版本，未經任何硬體修復。若要首次就通關，代表晶片必須能正常啟動、正確運作、符合主要規格、不需要重大重新設計，且品質接近或完全達到量產標準。然而，先進製程開發複雜 CPU，要達成 A0 版本成功是極度艱鉅的挑戰。
輝達 (Nvidia) 等對手通常初次投片後就開始量產 A0 版晶片，英特爾往往需多次改版才能消除錯誤、提升效能與良率。以英特爾 Xeon 系列 Sapphire Rapids 處理器為例，有高達 500 個錯誤，團隊歷經 A0、B0、C0 一直到 E5 等十幾次改版，才終於達到預定效能與良率。陳立武核心目標正是為了減少重新投片（Respin）次數、加速驗證，並大幅縮短產品開發週期。
然而，新規定也可能造成雙面刃效應。為了「首次就過關」，並降低失敗風險，工程師將來可能傾向更保守設計，如大量依賴業界標準且經過矽驗證的 IP 組合，投片前驗證也會更複雜繁瑣。
市場分析師也指出，這種以「保住工作」為前提的壓力，可能會形成「規避風險」心態，導致之後晶片設計缺乏野心與突破性創新。整體來說，陳立武策略儘管可能讓英特爾產品發表時程與商業表現更具可預測性，但面對競爭對手不斷推出高效能晶片壓力下，此保守策略能否幫助英特爾重返榮耀，仍有待市場檢驗。
到時候應該很精彩
投片即成功是先進製程高價化後投片客戶的考量重點之一，pdk.eda.ip庫支援這些也都會影響成功率，講白了intel就是製程基礎沒打扎實就硬上才會問題一堆嚇退客戶跟搞到自己在那修了又修[嘆氣]
从这张图大概就能清楚看到intel18a能效是好于台积电n3b了
经过修复bug后的arrowlake 251hx 其实能效相比去年去年出的arrowlake已经有所改善
然后这个评测测的是251hx，放了一颗356h 这个普通体质的18a产品作为参照之一。
规格上251hx是6p+12e
356h是4p+8e+4lpe
356h受限于频率，上限是不高的。
这里我们可以想象如果给356h加入2个p核原生经典的6+8再加4个lpe核。
那条线大概就会变成这样：
intel18a相比台积电n3b大概就是20%的功耗减免。
不要再说intel18a不如台积电3nm了。那些不懂的人 。没有30-40%那么大的差距，但20%左右是有的
大概就是台积电n2p的水平。而18ap 应该和台积电n2差不多。
是要跳針N3B多久?都幾年前的最早期製程了，其他廠商主力不是已轉就是一開始就跑更新的N3E等，還在記恨Pat退約要重簽排不上N3e的事喔?[笑到噴淚][笑到噴淚][笑到噴淚]
对比没有意义
有没有发现到 h370在50瓦内时 能效好于392 max？
一个是4zen5+8zen5c 另一个时12zen5
amd的hx370是一颗amd自以为聪明，以为刷出好看能效数字消费者就会买单的产品。
结果却成为amd近年来最失败的一代主流笔记本cpu。
amd利用大砍zen5核面积，使核心的频率大幅萎缩。 峰值频率跑不过3.5ghz。实际性能已经弱于intel e核不对，是lpe核。但他有一个优势=超线程。 刷r23时，能带来额外30%的多核分数。
amd削减了 8个zen5核大约35%的面积，这个结果就是在3.2ghz内功耗低于 zen5 的3.2ghz ,但过了3.2ghz 功耗急升，所以amd就把频率最大限制在3.5ghz内
带来的效果就是在总功耗限制为70瓦左右时 能效比数字很好看。但峰值性能远不如12个zen5核的392max。
同时糟糕的调度问题和延迟使其成为一款四不像产品
但无论如何 那都是架构层面的事。既然要比较制程工艺，变量越少才会越有参考价值。
对比之下，这张图就很清楚了。
拿285h和388h来做对比 ，比较台积电n3b和18a的能效还存在两个变量。
第一是规格不对等 。388h多4个lpe核少2个p。intel的e核能效本来就好于p核，尽管4个lpe核面积小于2个p核，还是对388h比较有利。
第二个变量就是 285h 的arrowlake架构是有bug的。d2d问题拖累整体ipc。
而251hx是经过修正后的arrowlake ，ipc和pantherlake已经没什么差距 ，pantherlake只剩2-3%的ipc优势。
从这张图来看，
你很难相信， 再给这个484规格的产品多2个p核下，在35瓦的位置分数不会高于251hx。因为35瓦不算已经不算很低的功耗了。
2个p核跑5ghz是可以刷出5000分的。 在这里再多2000分没什么问题。也就是会落在深蓝线255hx 35瓦的那个位置或更多
也就确认了18a能效好于n3b
某些人还在拼命拿amd某些产品来做比较证明n3b能效更好，显然是垂死挣扎
356h的体质已经是很差了，388h差不多是这样 。
所谓体质，伴随良率不断改变的一个东西。
这个356h想也知道是去年晶片厂里产出的勉强合格的18a晶片。当时的良率还在50%挣扎。
结果就是最终能够选出符合18a中优秀体质的晶片少之又少，所以现在整个市场都见不到几颗388h。
清一色358h，356h这些普通勉强合格的18a型号。
随着良率提高70%以上，下半年开始18a的能效线还会往上提高。
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再说一下拿不同架构，不同规格，不同设计理念的产品来比较制程工艺是多么无知。
比如你会拿9700x 150瓦跟9950x 150瓦 比多核性能吗？
如果两者都降到30瓦，这时还真难说是9700x多核比较强还是9950x多核比较强。9950x很可能会输。
而拿hx370跟388h比较能效。就会面对几个很麻烦的问题。
你要说388h 有16核，核心更多？
那我能不能说hx370有24线程，线程数比388h多？
所以这种比较是没意义的。
如果真要对这两颗做比较公平的对比
那就直接比面积
388h的4个p核加8个e核面积为45mm2，加上4个lpe核大概56mm2
而amd拿48的设计， 它整颗die面积就已经230mm2，cpu部分占了40%左右算起来差不多是86mm2的面积。
而amd标准一个ccd是70mm2， 12个zen5核则是105mm2。
amd用台积电n4p比intel大60%的面积只能刷出多10%的多核？你跟我说是amd能效好还是intel能效好？
还有另一个参考对象，高通新出的那个x2 elite， die size 差不多210mm2. cpu部分105mm2，用台积电n3e，那颗就能刷出1950分的r24跑分。不过面积换算率还是比intel 18a的388h来的差。但强于amd的hx370也强于amd的9900x等12核zen5产品
要解释这件事情有多麻烦。所以就很容易变成造谣一张嘴 ，辟谣跑断腿
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