Intel ITT 2025：以 RibbonFET 與 PowerVia 組合 18A 製程重回頂尖晶圓製造能力

BSPDN 的製造障礙

超級電軌的實施帶來了許多艱鉅的製造挑戰，需要在製造廠中採用全新的製程和工具，其製程流程是材料科學和機械工程的奇蹟。

首先，電晶體像往常一樣在晶圓的正面製造，然後，在一個關鍵步驟中，這個活性晶圓被翻轉並使用先進的混合鍵合技術面朝下鍵合到一個空白的載體晶圓上；然後，原始晶圓進行極端的背面減薄，將其研磨和拋光至僅幾微米的厚度，以暴露活性電晶體層的底部；之後，從背面蝕刻奈米級矽穿孔 (nTSV)，以創建通往電晶體的路徑。最後，在新生產的背面上沉積並圖案化背面金屬堆疊——即超級電軌本身 ；這些步驟中的每一步都帶來了獨特的挑戰：

晶圓減薄與翹曲

在不引入缺陷或顯著翹曲的情況下，實現均勻、超薄的晶圓是極其困難的，鍵合過程本身就會引起應力和變形，必須小心管理。

正反面對準

將背面特徵與正面奈米級的電晶體以完美的精度對準，是一個全新且關鍵的製程控制挑戰。

熱管理

BSPDN 的引入從根本上改變了晶片的熱景觀，在傳統晶片中，熱量從電晶體向上通過矽傳導到散熱器，有了 SPR，BEOL 的金屬和介電層現在位於活性元件和主要冷卻路徑之間，起到了熱絕緣體的作用，這需要新的熱管理解決方案，並要求熱分析成為首要的設計考量；佈局和繞線工具現在必須從設計過程的一開始就共同優化熱完整性，使得多物理場模擬成為 EDA 流程中不可或缺的一部分。

機械應力

在晶圓背面增加新材料和製程，會對精密的奈米片電晶體產生顯著的機械應力；這種應力會改變它們的電氣特性並影響長期可靠性，需要仔細的建模和緩解。

協同增益 - A16 效能、功耗與面積 (PPA) 分析

GAA 奈米片電晶體與超級電軌背面供電網路的結合，產生了協同的 PPA 增益，這定義了 A16 節點的價值主張，這些改進雖然顯著，但也反映了一個更廣泛的產業趨勢，即架構創新而非純粹的幾何微縮，成為進步的主要驅動力。

量化飛躍：A16 vs. N2P

台積電已正式詳細說明了 A16 相對於其 N2P 製程的預期 PPA 改進，N2P 是 N2 節點的增強版，不具備背面供電功能，這些數據突顯了 A16 對 HPC 應用的專注：

• 效能：
  與 N2P 相比，A16 在相同的工作電壓 (Vdd) 下，預計可提供 8% 至 10% 的速度提升。
• 功耗：
  或者，在相同速度下，A16 可提供 15% 至 20% 的功耗降低。
• 密度：
  對於資料中心和 HPC 產品，A16 提供了高達 1.10 倍的晶片密度提升（7% 至 10% 的增益）。

值得注意的是，A16 是一項獨特的技術，而不僅僅是增加了功能的 N2P，台積電已確認，除了超級電軌外，A16 還包含了電晶體層級的改進，使其成為一個真正的後繼節點；雖然這些 PPA 增益是實質性的，但與 FinFET 時代高峰期所見的世代飛躍相比，它們更為溫和；這突顯了產業的轉變：隨著純粹電晶體微縮的效益減弱，新節點的價值越來越多地來自於像 BSPDN 這樣的架構突破，這些突破透過改善電力傳輸效率和緩解佈線擁塞來釋放效能。

經濟方程式：成本 vs. 效益

A16 的先進功能伴隨著高昂的價格，產業報告指出，A16 製程的每片晶圓成本可能高達 45,000 美元，這與傳聞中 N2 晶圓的 30,000 美元和 N3 晶圓約 20,000 美元的價格相比，是一個巨大的增長；這個溢價直接歸因於實施超級電軌 BSPDN 技術所需的巨大複雜性和額外的製造步驟，包括晶圓鍵合、減薄和背面金屬化。

這種高成本結構對市場產生了深遠的影響，A16 將主要被一群開發大型、複雜和高利潤處理器的特定客戶所採用，主要目標市場是 AI 和 HPC，在這些領域，每瓦效能和密度的提升提供了令人信服的總擁有成本 (TCO)，證明了高昂的初始投資是合理的，對更強大 AI 加速器的無盡需求是使 A16 可行的關鍵經濟驅動力。

這一趨勢將加速半導體市場的兩極分化，雖然少數超大規模數據中心和 AI 領導者如蘋果、輝達和 OpenAI 將利用 A16 的絕對領先優勢，但更廣泛的市場將越來越依賴更具成本效益的解決方案，為此，台積電正在積極開發一系列不同性價比的節點組合，一個典型的例子是 N4C 製程，這是 4 奈米家族的延伸，專為「價值級」產品提供 8.5% 的裸晶成本降低而設計，這一策略使台積電能夠服務從超高端到對成本敏感的整個市場。

catesyes wrote:
如同 Intel 在早些時候宣布的製程名稱新命名規則：
Intel 7 = 10nm
Intel 4 = 7nm
Intel 3 = ?

KHeresy wrote:
不過 18A 現在良率到底多少？