游戏脑力 wrote:你自己少在那邊用複製貼上的資料胡言亂語,線路密度又不完全和製程大小掛勾,台積電有 HP cell 和HD cell分別對應大面積低干擾和小面積低成本,製程工藝又不是密度越高越省電,而且密度高了還會有干擾和高溫等問題,tsmc的工程師不會像你這種外行一樣,設計3nm時猛堆線路密度,intel如果3nm做到了那種密度,在沒有新半導體材質或革命性技術出來前,可能又在發布會得用液氮才能跑出ppt的性能了
台積電這3奈米的命名...(恕刪)
除了畫堆畸形的圖表外,撥出點時間找找為什麼閘極長度通常才是定義製程工藝的標準吧