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中國追上七奈米, 明年四月風險量產. 5奈米和3奈米 只差光刻機?

s60學員 wrote:
沒看已經超美趕台量產7(恕刪)


看訂單就知道了啦~如果14奈米製程良率已過六成,那早就可以跟台積電搶訂單了~

那麼既然很可能14奈米的良率不行,要說已經超7趕5?哈哈哈哈~想想可以啦~
說人家判將多少年了,還在判...所以他現在是三星判將?
JIM KELLLY也是常態判將?一下英特爾?又是AMD,又去蘋果的
至尊星 wrote:
說人家判將多少年了,(恕刪)


Jim Keller 可沒有把待過的各公司專利整套好好拿去用下個公司上

就算概念一樣但能閃過專利權敘述也是一種技術(而且他本來就是架構工程師,這點上跟很容易撞技術專利的半導體生產部門比較不一樣)

Lisa_Hsu wrote:
我轉貼的新聞影片有講

台積電沒事,日子過得好好地薪水那麼高,怎麼可能被梁帶走總計幾十人的團隊?
就是台積電派系內鬥,梁的團隊被蔣尚義打壓黑掉了,做事功勞都得白白送給蔣,心裡不服氣才整團出走。

一個人出走可以說梁很爛是叛將,整團出走要檢討的就是台積電了


內鬥不表示你就可以把前公司資源跟專利拿去其他公司上直接用,別說台灣,到哪各國這都會被告
peggydoggy wrote:
你忽略了第四種可能,製造品質實在太好,切出來的每顆晶片都達到標準這是粗體字,而且連人家定義切割範圍外塞進去的晶片也能達到要求的品質。至於電路簡單....如果是28nm這種成熟產品,甚至年代更久遠的八寸廠的產品,品質要達到99%以上對台積來說實在太容易了,但這能說電路簡單嗎?你可能要先定義什麼叫簡單這是粗體字



懷疑你是業界人士!!
heliboy wrote:
三種可能1. 電路簡(恕刪)

晶圓周圍不可用區域主要是平坦度產生的製程問題(曝光區域不完整不算)
有能力解決這個很難搞的問題,那在這區域多擠出幾顆可用die不會不可能(die size應該也不能大)
況且後端WAT、封測段CP、FT都會量測再分bin(chip)
測試spec是客戶訂的不是晶圓代工廠喊了算,所以你的推測並不符合實際狀況
Daniel Wen wrote:
測試spec是客戶訂的這是粗體字不是晶圓代工廠喊了算



Bingo, Spec不達到, 改spec不就好了嗎! 你要每片wafer yield rate 都100%有何難事? 只是marketing會跳腳!
您以為改spec這種事我的少嗎?
用吹的很簡單啊,要吹一奈米也可以
基本公民 wrote:
為什麼INTEL不挖(恕刪)


以力積電跨進晶圓代工的企圖心
再搭配梁研發能力
雙方可互取需求
dykn99 wrote:
用吹的很簡單啊,要吹一奈米也可以

10,000埃米
heliboy wrote:
您以為改spec這種事我的少嗎?

所以呢?WAT/CP/FT spec是誰改的?晶圓代工廠有權自行修改嗎?
客戶會改spec自然有它的考量,但你說要配合晶圓廠多gain幾顆邊緣die改spec就太誇張了~
封測是要錢的不然就不用CP了,全部封裝起來等FT打掉就好
還是你家的採購比較善良,花公司錢幫TSMC抬轎改spec?然後再等客訴?
能否先搞清楚為何邊緣區域曝光完整的die會被直接捨棄,而不是臆測些奇怪的說法
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