代號為 Wildcat Lake 的 Intel Core Series 3 處理器。
面對蘋果以 A18 Pro 手機處理器為核心的 MacBook Neo 平價筆電攻勢，x86 陣營這邊目前看起來好像沒招？但 Intel 可還沒打算放棄，在 4 月份推出代號為 Wildcat Lake 的 Core Series 3 處理器（請見：Intel 推出 Core Series 3 筆電處理器 以更精簡核心配置搶攻入門與教育／商用市場），從字面上來看，Intel Core Series 3 系列處理器很像是 Core Ultra Series 3 系列處理器（代號 Panther Lake）的精簡版本，但是為了更加節省成本以及兼顧效能，Intel 其實在上面花了不少工夫，在昨天晚上於美國加州登場的 Hot Chips 大會中，Intel 揭露了更多關於 Core Series 3 處理器的設計細節，來看看 Intel 怎麼在成本控制下，讓 Core Series 3 處理器達到設計的效能目標。
在這次的簡報中大致分為五個重點，包括在製程上面的調整、處理器架構設計上的取捨、運算／平台尺寸上的選擇以及這次 Wildcat Lake 處理器的創新：使用 UCIe 規格來進行互連設計。
這張簡報主要在介紹 Core Ultra Series 3 處理器的主要效能與功能特色，雖然是主打平價機種，但是跟先前的 Core Ultra 100U 系列處理器相比，在 AI 效能上也提升了 2.7X、內容創作與工作生產力部分也有 2.1X 的提升，處理器功耗則是降低了 64%。
首先來看封裝的部分，Intel 在 Core Ultra Series 3 處理器上採用了自家的 Foveros 封裝，而來到 Core Series 3 上面，則是改用了 MCP／有機基板封裝，這個設計省去了 Base Die 的需求，不僅降低了組裝成本也提高良率。而改用 MCP／有機基板封裝也帶來的更少的訊號數量以及更好的電源管理效果。
另外在製程的選擇上，Intel 也在自家 i3／18A 以及台積電的 N6 製程上進行選擇，在考量到現有 Core Ultra Series 3 處理器已經在 18A 製程以及台積電 N6 製程上成熟生產的狀態下，在 Core Series 3 部分仍然採用 Compute Tile 在自家 18A 製程、IO Tile 在台積電 N6 製程的搭配。
而在整體運算架構上，因為為了要達到更好的性價比，所以在 Wildcat Lake 處理器比起 Panther Lake 處理器要做了大幅度的精簡，包括顯示核心從 4 個 Xe 縮減到 2 個 Xe、XMX 引擎移除光線追蹤功能、NPU 引擎由 3 個砍到 1 個、AI 算力由 53 TOPS 降到 17 TOPS、P Core 數量也減半、單執行緒效能相同但是 LLC 快取砍半、移除 IPU 改用 USB2ISP 介面提供相機功能、移除 Pro 媒體功能、記憶體介面縮減為 64 bit LPDDR5、系統快取由 4 MB 降為 2MB、顯示管線由 4 條改為 3 條、顯示介面由原本的 UHBR20 下降到僅支援 4K60。而在這樣的縮減後，整體晶片的面積則是縮小了 38%。
在這樣的縮減過後，其實 Core Series 3 處理器的機種已經不符合微軟 Copilot+PC 的 40 TOPS 需求（不過真的有人用 Copilot+ 嗎？），在 AI 使用的情境上相當受限，但在其他基礎的文書機單工效能運算上，因為單核心效能並沒有太過縮減，所以日常使用上應該不會有太大影響。
另外在 IO 部分，Core Series 3 處理器在 IO Die 的部分也減少了 15% 的面積，相對的在 IO 配置上也有所精簡，包括 Thunderbolt／USB 4 介面的數量砍半、PCIe 通道也僅剩六條 Gen 4、移除相機實體連接介面（因為 ISP 也砍掉了）、音效部分的介面以及頻寬也縮減，不過在日常使用最頻繁的 USB 界面則是保留原本的規格，這部分也呈現了 Intel 在 Wildcat Lake 上追求性價比的目標。
在看過了砍 IP 跟縮小 Compute Tile／IO Tile 的部分後，接著來看 Wildcat Lake 處理器透過封裝來節省成本的部分，前面提到了 Wildcat Lake 在兩個 Tile 都節省了相當大的面積，加上了改用 MCP 有機基板封裝設計，讓 Core Series 3 處理器的尺寸比起 Core Ultra Series 3 處理器有明顯的下降，在電源供應設計上也有所不同。
而關乎整體筆記型電腦的 BOM 表部分，Wildcat Lake 處理器則是透過了使用 64 bit DRAM，搭配 6 層 Type3 PCB 來大幅降低成本，並且透過整合 WiFi 7 以及 PD 控制器，讓 OEM 廠商不需要在主機板上安裝外加模組／插槽，雖然說供電部分加入了一組 LPAtom 軌來增加電池續航力，但是整體來說是大幅下降的。
接著來談到這次 Wildcat Lake 處理器降低成本的另一個重點：使用 UCIe 的 MCP 設計，Intel 表示在 UCIe 規範第一版發表時，就決定了 Wildcat Lake 處理器將採用這個介面來進行 Die 跟 Die 間的互聯，雖然說在介面尺寸上比起 Panther Lake 要來的大，但是在 MCP 所帶來的其他成本節省優勢相比，這個取捨仍然是值得的。
不過 UCIe 介面因為沒有 Base Die 的設計，導致 Die 與 Die 間的凸塊間距（bump pitch）比起 Foveros 要來得大，也導致了更較高的傳輸速率需求以及更大的 IO 控制器面積，Intel 針對這個部分也進行了一系列最佳化調整設計，包括資料控制訊號時序的調整、UCIe 介面功耗的最佳化以及對高頻率訊號的最佳化等等。
另外在製程部分，Intel 也在 Wildcat Lake 的晶粒良率復原（yield recovery）上，以不同的組合來達到產能利用的最大化，以不同的頻率分級來組合成不同的 Core Series 3 產品型號，在運算單元 Compute Tile 的 18A 製程上，Intel 在 P-Core、Xe Core 跟 NPU 部分提供了 29% 的復原率，但是在 LP E-Core、顯示管線以及 IO 上則因為有性能一致性的需求，所以就沒有復原的機會。
從上面的簡報可以看出，Wildcat Lake 處理器的設計目標一開始就是為主流市場推出一款全新具備性價比的處理器，並且具備包括 Thunderbolt 4、Wi-Fi 7 和 Bluetooth 6 等新的連接技術，不僅可以使用在筆電上，也能擴展到如機器人、智慧建築、終端設備甚至是智慧會議平台上，所以除了功能與性能外，最重要的就是成本控制，Intel 這次透過大砍 IP、更改封裝設計的方式，來達到降低 Wildcat Lake 處理器售價的目標，到了 OEM 廠商端是否真的能抵銷目前 PC 市場的價格上漲壓力，陳拔只能說希望有機會吧。（回頭看看記憶體跟 SSD 的報價）
感謝分享&介紹，控制成本不然大家買不下手啦 
