vspebrian wrote:
很清楚的圖表. 這...(恕刪)
有高通產品可以買
要兜出一個SoC也不是難事,只是買ARM的授權的層次而已
所以不是重點
重點都是只有台積電能穩定的量產與交貨
SOC 的層級差很多.
要做手機晶片, 難度較低.
要做電腦 SOC, 那是另一個等級.
我曾參與 HASWELL 的開發.
測試時用的數據, 必須和製程做垂直整合.
裸晶的測試數據, 要用在包裝測試中. 然後最終數據, 要寫入晶片的保險絲上. 用戶開機時都需要.
從 45 nm 以下的製程, 增高電壓, 或降低溫度, 未必增加性能, 會隨著製程誤差而不同.
現在的 CPU 重點, 不是能跑多少 GHZ. 而是如何保持高速, 而不因溫度高而被迫降速.
手機晶片的測試程式, 大概就分辨晶片好壞而已.
還沒有提到相容或功能測試呢.電腦若出現藍屏, 那是嚴重的事. 手機的話, 有誰靠它處理重要資訊?
大家的眼光都只看到 TSMC.
除了硬體製程, 還有很多里程碑要克服呢.
當電晶體縮小時, 靈敏度一定要增加, 消耗功率必須減少, 速度必須要加快, 否則光為縮小而縮小, 意義不大.
Intel 在 45 nm 時, 採用了 K Metal gate, Strain Silicon. 前者避免漏電 後者增加靈敏度
到 14NM 時, 使用了 Fin Fet. 這是從二維邁向三維的開始.
我尚未看出 TSMC 用了何種技術, 使得 7 nm 很具競爭性.
等 7 nm 出來再看看.
照道理, 電池壽命應很長, 或處理速度很快, 否則只是宣傳給不懂的人看的 !
Robert7067 wrote:
我對製程的看法, ...(恕刪)
7nm除了down size外
架構還是FinFET
FinFET應會用到5nm
因爲GAA似乎只有三星宣稱要用
我之前的文有說過不再說
SiGe在28nm就已使用了
因為電洞的mobility 比電子差
滲Ge改良P type的carrier mobility
Strain Si當然要用不然兩者晶格常數不同
FinFET要微縮
那就是Fin的Aspect Ratio會更大
spacer的conformality 會更注意
畢竟現在的LELELE, SAQP, SADP製程都是對spacer的厚度進行控制與蝕刻
控制會更小心不然yield會變差
還有每次微縮
CMP的精度要求更高
因為DOF (Depth of Focus)變小
這台積電也delay過幾次都是此問題
這是拼機械精度很麻煩
Intel的10nm(與三星台積電的7nm差不多）難產，據說metal用新材料，新材料的使用前文已說過不再贅述
健人就是腳勤
NQQegg wrote:
7nm除了down...(恕刪)
從其他帖轉貼我對於5nm隨機缺陷的看法:
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EE Times:EUV技術在5nm存在隨機缺陷目前無解
http://www.eet-china.com/news/article/201804091800
•2018年4月9日
•Rick Merritt
極紫外光微影(EUV)技術據稱將在5納米(nm)節點時出現隨機缺陷。根據研究人員指出，目前他們正採取一系列的技術來消除這些缺陷，不過，截至目前為止，還沒有找到有效的解決方案。
極紫外光微影(EUV)技術據稱將在5納米(nm)節點時出現隨機缺陷。根據研究人員指出，目前他們正採取一系列的技術來消除這些缺陷，不過，截至目前為止，還沒有找到有效的解決方案。
這項消息傳出之際，正值格芯(Globalfoundries)、三星(Samsung)和台積電(TSMC)競相為明年的7nm生產升級其EUV系統至具有高可用性的250W光源。如今，這些隨機缺陷的出現顯示，針對半導體製造日益增加的成本和複雜性，並不存在任何解決問題的靈丹妙藥。
比利時Imec研究機構的圖形專家Greg McIntyre在日前於美國加州舉辦的國際光學工程學會先進微影技術會議(SPIE Advanced Lithography)上表示，最新的EUV掃描器可以印製出代工廠為7nm所計畫的20nm及更大尺寸之關鍵規格。然而，他們在製作精細線條和電洞的能力還不明確。
像McIntyre這樣的樂觀主義者認為，針對這種所謂的“隨機效應”很快地就會出現一連串的解決方案。但一些懷疑論者則認為這樣的結果只是多了一個讓人更加質疑EUV系統的理由——價格昂貴且延遲已久的EUV系統是否真的能成為晶片製造商的主流工具？
前英特爾(Intel)微影技術專家Yan Borodovsky預期，業界工程師應該能夠使用EUV步進機進行2-3次曝光，打造出5nm或甚至是3nm組件。但他在此次活動的主題演講時也指出，隨著晶片缺陷的不斷上升，最終將迫使工程師們採用新的容錯處理器架構，例如神經網路。
最近的缺陷突然出現在15nm左右的關鍵尺寸上，而這是針對2020年代工工藝製造5nm晶片所需的技術節點。EUV製造商ASML在去年的活動中提及，該公司正在準備可印製更精細幾何尺寸的下一代EUV系統，但這些系統要到2024年之後才會推出。
Imec研究人員指出，EUV微影將在5nm時出現隨機缺陷（來源：Imec）
隨機缺陷有多種形式。有些是造成不完美的電洞；有些則是線狀裂縫、或者是在兩線和兩電洞之間形成短路。由於這些缺陷尺寸過於微小，研究人員有時得花幾天時間才能找到。
McIntyre描述發現和消除錯誤時會遇到的挑戰。例如，一些研究人員提出了衡量線條粗糙度的標準方法，這正是瞭解缺陷的關鍵之一。
另一個問題是，目前還不清楚光阻劑材料碰到EUV光源時會發生什麼變化。McIntyre指出，“現在還不知道有多少電子產生，以及會創造出什麼化學物質……我們對於物理學還不是完全地瞭解，所以正在進行更多的實驗。”他指出研究人員已經測試多達350種光阻劑和工藝步驟的組合了。
良率在7nm/5nm備受關注
“製造業將會因為良率降低而受到重大的打擊……如果我得為此負責，那麼我要說是時候退休了，”一位退休的微影技術專家在有關5nm缺陷的討論會上說道。
來自Globalfoundries的技術專家則在另一場專題演講中發表更加樂觀但相對理智的看法。Globalfoundries研究副總裁George Gomba在回顧致力於EUV近30年的歷程時說道：“這是一項艱巨的任務，而且接下來還有更多工作要做。”
當今的NXE 3400系統“不符合我們期望的一些發展藍圖要求，所以（在7nm時）仍然存在一些不確定性。如果不提高生產力和可用性，我們可能難以發揮EUV的最大價值。”
Gomba指出，5nm時的隨機缺陷包括細微的3D斷裂和撕裂，例如線條上的缺口等。他還呼籲在所謂光化系統上進行更多的工作，以便微影技術人員在採用光罩護膜覆蓋之前檢測EUV光罩。
“為了充份利用EUV，我們將需要光化檢測系統，儘管仍在開發中，但它可以輔助目前已經可用的電子束(e-beam)光罩檢測系統。”
Globalfoundries分享了對於何時以及如何導入EUV的看法。(深綠色框表示高數值孔徑的EUV更受歡迎（來源：Globalfoundries）
Borodovsky在採訪中表示，另一個可能導致5nm缺陷的因素是現有的EUV光阻劑材料缺乏均勻度。此外，他還表示支持直接電子束寫入，因為EUV使用的複雜相移光罩最終將膨脹至目前浸潤式光罩價格的8倍。
由Lam Research創辦人David Lam成立的公司Multibeam最近為其電子束技術獲得了3,500萬美元的政府資金。他希望在2年半內打造一套能應用於立基市場的商用系統，但適於大量生產的版本還需要更長的時間。
Borodovsky表示，到了2024年，缺陷可能變得非常普遍，以至於傳統的處理器將無法以先進工藝製造。使用記憶體陣列與內建嵌入式運算元件的實驗晶片可能具有更高的容錯能力，例如IBM的True North晶片，以及惠普實驗室(HP Labs)以憶阻器打造的成果。
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我們在解讀這篇文章的問題
EUV微影將在5nm時出現隨機缺陷
為什麼會有隨機缺陷???
我的看法是隨機的二次電子造成
我找一個圖來解釋:
EUV Wiki:
https://en.wikipedia.org/wiki/Extreme_ultraviolet_lithography
EUV的能量太強導致產生二次電子
電子也有能量
當然會造成隨機的光阻曝光
當然造成隨機缺陷
以我個人的經驗:
電子或帶電離子/原子團殘留在光阻上很麻煩
因為光阻為非導體
電子產生或外部打進去都無法像導體一樣的排除
就卡在那...
其實在蝕刻製程就會發生了
光阻帶有電荷後
會產生局部電場
會影響後續的帶電離子/原子團的軌跡...
有些就會打到側壁...
NQQegg wrote:
根據EE Times...(恕刪)
台積電7+奈米EUV明年量產
https://www.eettaiwan.com/news/article/20181008NT01-TSMC-Goes-Photon-to-Cloud?utm_source=EETT%20Article%20Alert&utm_medium=Email&utm_campaign=2018-10-09
•2018年10月8日
•Rick Merritt, EE Times矽谷採訪中心主任
台積電(TSMC)宣佈投片採用EUV微影技術的首款7+奈米晶片，並將於明年4月風險試產5nm EUV製程…
台積電(TSMC)宣佈投片採用部份極紫外光(EUV)微影技術的首款7+奈米(nm)晶片，並將於明年4月開始風險試產(risk production)採用完整EUV的5nm製程。
根據台積電更新的資料顯示，其先進製程節點持續在面積和功率方面提升，但晶片速度無法再以其歷史速度推進。為了彌補這一點，台積電更新其開發中用於加速晶片間互連的六種封裝技術。
此外，台積電並與Cadence等4家業界夥伴合作，共同支援後段晶片設計的線上服務。支持者表示，基於雲端的服務將縮短時間並擴大晶片設計工具的範圍，有助於延展正面臨摩爾定律(Moore’s Law)放緩的半導體產業。然而，他們也指出，雲端設計仍處於需要設定和最佳化自定義平台的早期階段。
在製程技術方面，台積電宣佈以N7+製程節點投片客戶晶片，該製程節點採用可處理4層光罩的EUV。而其N5 EUV則可提高到處理多達14層光罩，並將在明年4月準備好進行風險試產。透過EUV技術可望減少先進設計所需的光罩數，從而降低成本。
而其競爭對手三星(Samsung)也加速在7nm節點上採用EUV。此外，根據分析師表示，英特爾(Intel)預計短期內還不會使用EUV，而格芯(Globalfoundries)則已在今年8月宣佈暫緩7nm和EUV的研發投入。
台積電表示，根據採用Arm A72核心的測試，N5晶片將帶來14.7%～17.7%的速度提升以及縮減1.8%~1.86%的佔位面積。N7+製程節點則可降低6～12%的功率和以及提升20%的密度。然而，台積電並未提到N7+的速度可提升多少。
目前，基於N5技術節點的晶片設計即日起啟用，不過，大多數EDA工具至少要到今年11月後才能達到0.9版本的可用性。台積電的許多基礎IP模組已經為N5準備就緒，但包括PCIe Gen 4和USB 3.1等部份規格可能要到明年6月才能到位。
N7+技術節點採用更緊密的金屬線距，並包含一個有助於降低動態功率的單鰭庫。明年4月還將推出汽車設計版本。台積電研究發展/設計暨技術平台副總經理侯永清表示，N7+提供了「與N7幾乎相同的類比性能」。
台積電表示，N7的電晶體密度比代工廠的40nm節點更高16.8倍。遺憾的是，更先進製程帶來的成本也在水漲船高。據消息來源之一指出，N5設計的總成本包括人工和IP授權費用約高達2億至2.5億美元，較目前7nm晶片所需要的1.5億美元更大幅上漲。
平面製程與封裝技術佈局
此外，台積電並提供兩種平面22nm製程。其目標在於與Globalfoundries和三星的FD-SOI製程競爭。Globalfoundries於上個月底宣佈其22nm FD-SOI的設計訂單超過50項。
預計在今年年底之前，工程師就能採用台積電的22ULP和ULL製程展開設計，這些製程通常採用28nm設計規則，並支援0.8到0.9V。但部份可用於22nm節點的IP預計要到明年6月後才能到位，包括PCIe Gen 4、DDR4、LPDDR4、HDMI 2.1和USB 3.1區塊等。
專用於高效能的22nm ULP版本速度提升高達10%，功耗降低20%，且比28 HPC+版本更低10%。ULL版本的目標在於為藍牙晶片等設計提供最低功耗。預計到明年4月將會有一個支援1.05～0.54V電壓的版本就緒，並為類比電路實現最佳化。
針對封裝技術，候永清並更新台積電的晶圓級扇出(Fan-Out)技術，特別是用於互連智慧型手機應用處理器和記憶體的 2項整合扇出型(InFO)技術。
整合扇出型封裝——InFO-on-Substrate是一種晶片優先製程，在SoC和40nm SoC I/O間距之間採用2微米互連。65mm2晶片目前已可量產。InFO-Memory-on-Substrate則將在年底前投入量產，用於在完整的830mm2光罩上連結邏輯和典型的HBM記憶體。
台積電CoWoS的2.5D製程則將在使用180～150微米的C4凸點間距縮小，預計在今年年底前達到130微米間距。台積電還將在明年4月將1.5倍光罩擴展到使用2倍光罩，以支援大型GPU和一些網路ASIC等設計。
而另一類型的整合晶片系統(System-on-Integrated-Chips；SoIC)則將在明年5月之前取得EDA的支持和代工認證。該設計途徑是透過矽穿孔(TUV)連接間距小於10微米的凸塊，用於連結彼此堆疊的一個或兩個晶片。侯永清說：「這是提升性能和記憶體頻寬的另一種方式。」
編譯：Susan Hong
(參考原文：TSMC Goes Photon to Cloud ，by Rick Merritt)
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