十億先拿走五億 wrote:
kknews.cc...(恕刪)
這篇文章我早就在其他帖貼過
這只是IMEC的Finfet設計的規劃
還沒談到製造的問題
7nm的台積電製程的Fin width大概是6nm
5nm製程還在試
之後還有3,2nm
FinFET架構要到2nm....
我想很多學電子的都覺得有曝光機就行了
偏偏EUV製程的最小解析度才13nm
所以到5nm製程就需要多重曝光
EUV製程的單層曝光才剛開始量產
EUV的多重曝光要量產
不知要有多少困難點要克服..
還有一個很多人不知道的問題
ASML的曝光機
overlay的精度約是1.1nm
現在的FinFET架構是HKMG製程
HKMG製程是gate last製程
也就是P與N型矽先做好再對位進行gate的製作
那gate的對位就有誤差
目前台積電的fin width才6nm
1.1nm的overlay已經很大了
2nm的node
配合現有曝光機的精度
很拚...
除了微影的問題
Via填洞的深寬比變大
台積電才剛搞定Co取代W作為plug
到5nm甚至更微細的製程
深寬比越高
Co或許又不夠用了
又要找新材料
台積電良率比其他廠高沒錯
但台積電可不是神...
TSMC只是Foundry
很多solution還是要機台商與材料商等眾多vender提供...