對chip design這邊來說的話，代工廠的差異在於library performance好不好，library correlation準不準，交期準不準，和價格。丟給intel或是ibm都是做實驗的啦，沒辦法賣，這兩家的製程快人家一兩年，拿來評估剛剛好，你不用想他們可以跟TSMC拼了，差了十萬八千里。
scrood wrote:
我是代工廠的客戶啦，就是要付錢去tapeout的這邊，待過xilinx，還有幾家silicon valley的公司，也做過ARM based soc。基本上，ARM簡單點的做法就是走full asic flow,那做起來跟任何chip, e.g. micro controller, gpu, video codec都是一樣的，代工廠收的是你的GDS檔(就像PCB廠收Gerber file一樣), 代工廠完全不會為了裡面是ARM還是FOOT做差異。當然也有比較大的公司的ARM有custom cell在裡面可以做的比較快，比較省電，但是大家都走一樣的製程，TSMC來說的話，都是28HPM或是28HP/LP這三種來選。
對chip design這邊來說的話，代工廠的差異在於library performance好不好，library correlation準不準，交期準不準，和價格。丟給intel或是ibm都是做實驗的啦，沒辦法賣，這兩家的製程快人家一兩年，拿來評估剛剛好，你不用想他們可以跟TSMC拼了，差了十萬八千里.(恕刪)
如果比 yield rate or process control stable ..TSMC 的確強.
但是 比 advance process 那INTEL 不一定會輸, 不過 對SERVICE來說
INTEL 只是剛加入..
library performance好不好
=> 如何叫好?? Intel near threshold logic ..不好嗎?? 可以省電也能調快
這不是一般 static cmos cell 能做,
用 dynamic logic standard cell 不知道有那些代工廠有.
library correlation準不準 ?? 你難到以為 Intel AMD 用是一般 EDA ?? 一般EDA 不外使用 cadence
synopsys , 但是 AMD INTEL 都有IN-housec EDA tool , 我看過全 custom 版的 composer ..
如 timing 不準 ..CPU 要如何做?? 我們還在使用 calibre extract R-C ,
Intel 已使用其他TOOL 抽 3D model
現在 Soc 不是寫寫 system verilog , verilog 就OK , physical synthesis 到 timing 都須要 ,
對拉..有沒有人知道 INTEL 到底使用那幾家EDA TOOLS ??
in house 有那幾類 . 現在 silicon valley的 Fabless 不知道 好不好?
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