=> 聽說 tsmc 浸潤式技術有和別人不同
TSMC在28nm節點轉向Gate Last工藝
==> 有人可說下 Gate Last process ..我沒碰到這些 process 就不熟 ,
google => 引用這邊 台積電法說會摘要(口語版)
目前選擇Gate-Last的只有TSMC和Intel
IBM陣營包括Samsumg, Global foundry, Chartered和一些IDM廠則選擇Gate-First
IBM陣營宣稱Gate-First做出來的die size比較小，製程上也有成本優勢，而且研發比較容易成功，但也承認比較適合low power, performance應用比較差，
而蔣尚義認為，Gate-Last的製程步驟(process steps, 將影響cycle time, 而cycle time將影響成本)、和光罩層數(mask level)都和Gate-First類似，因此成本不會比較高，至於影響die size的design rule，和gate-first/gate-last無關，因此Gate-Last的die size也不會比較大，但是比較難做是真的，如果你學會的話，performance比較好，也不會比較貴。
GOOGLE 引用這邊 Low k、High k到底在幹嘛？
先看 connect line ,
low-K LOW 低介電質絕緣
線路寬度小於250nm時 晶片內電路內的 metal line 有 R-C delay , analog design 須要抽 post sim netlist 就是 r_c r_c_c node-to node Cap , or lmup Cap (電容)
用傳導性更佳的線路材質，寄生電阻的問題就可以舒緩。 一般 0.5~0.11um 都用 al 當 metal
而先進 process 用銅 , 但須要用 cmp 平坦化 , 不平坦化 metal 如 density 不夠 一般會補
dummy metal , 電路的線和線間 (類似 pcb trace ) 有 parastic Cap , 而寄生電容則是因為線路與線路間的絕緣性過高 如果可以降低絕緣性，則寄生電容的問題也可以舒緩。
寄生電容問題一樣以換替材料的方式來解決 也就是低介電值的材料 Low-K , 標準為二氧化矽(SiO2) 取代二氧化矽的方案材料有許多種 包括：SiLK、FOx、HSQ、MSQ、Nanoglass、HOSP、Black Diamond、Coral、Aurora 不過所要達到的目標是一致的，就是降低線路間的寄生電容。最好的Low k材質就是 沒有材質, IBM於2007年5月發表的Airgap(空隙)技術就是此種構想的實現。
上面是說 電晶體 外電路 繞線 , APR (automatic Place routing ) 都要考率 connection wire loading , 其實做 logic synthesis 也會加入 wire load model 方便做 clock tree,
否則會有 clock SKEW 發生
再來看 電晶體(mos) 現在很少用 bipolar ，事實上電晶體也因為製程的縮密而面臨一個大問題，那就是漏電(Leakage Current)，這包括兩個部份，一是從源極(Source)通往汲極(Drain)的電流漏往基極(Body，在此也可稱Silicon Substrate)，另一是閘極(Gate)電流漏往基極。
=> gate oxide leakage 記得以前 Intel CPU 也發生過 會漏很大電 , gate oxide 晶格好壞
也和 flash read /write 可靠度有關 , 但在 logic 上是 漏電 ..
對此IBM也提出因應之道， 多埋入1層的絕緣層，該絕緣層的材料為二氧化矽，如此就可以減少電流從源極通往汲極時漏往基極，此技術稱為絕緣矽(Silicon On Insulator；SOI)製程
=> SOI process 一般是很貴
比較常看process 是有 epi 或沒 epi 磊晶
SOI解決了源極 汲極間的漏電，但卻難以阻止閘極的漏電，閘極的漏電在於閘極與基極間的絕緣度不夠 而今二氧化矽的絕緣度已經不夠，所以也必須用新材料來替換，要換替成更高絕緣度、更高k值的才行。
=> 一般來說 耐高壓 40v oxide 厚度 8000A( 10E-10 ) 夠厚才能耐高壓 ..至於
但是 0.5um 低壓 5v 一般是 100~200 A = 0.02um ..一般 5v oxide 可能可耐到 7v break down
如果到 0.18um 更薄 ..90nm gate oxide 約?? 沒碰過 90nm
金屬閘極 可加速閘極（有時也翻譯成：柵極）的關閉/導通速率，如此將可使晶片電路運作更快速。
=> 最早的 mos 是 mesfet 是 metal gate 後來才換 poly gate
又後來換 Polysilicon gate . 現在又回到 metal Gate ..
不過我玩的 高壓 process
taiwan2008 wrote:
浸潤式技術 讓台積電...(恕刪)
簡單回答
gate-first 是個過渡的 process
intel 最先發現不可行
後來 tsmc也發現了
IBM 俱樂部 三星，GF 因為採用 IBM 的製程
就算IBM 發現不可行，也不可能說出來
三星用了之後 也發現不可行 GF 也一樣
所以 32nm 是唯一採用 gate-first 的製程 是個絕版的製程，三星，GF 到22nm時也改用gate-last.
gate-first雖然可以省點面積，但 經過高溫粹煉時，良率非常難控制， GF 32nm 的良率奇差無比，
AMD 跟 GF 買 晶圓，不是整個算一個晶圓多少錢，而是只買好品，壞的不算，原因是良率不好。
SOI 用在 CPU還好，用在 晶圓代工，不適宜，原因我不太清楚。
metal-gate 比傳統的 sion 漏電流小，所以比較能夠高速使用，一般 32nm 以下，多採用 HKMG, SION 目前只有 TSMC 28nm LP 有用。
SION 最大的好處是 便宜，光罩層少， 高通的 28nm CPU S4, 即用此製程。目的就是 便宜。還有也是 TSMC 比較成熟的製程。
現在留下的疑點是:
1. 台積的 SION 良率到底好不好， HKMG 又如何?
2. 三星 的 32 nm 良率如何?
3. GF 32nm的良率 是不是已經從 很差接近0 往上提升了?
4.各家的 22/20 nm 製程 誰領先
5. intel 22nm領先 tsmc 20nm 多久?
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