jhlien wrote:
結果台積電工程師硬是用潤浸式曝光機四次重複曝光將N7做出來, 高通在三星的N7晶片因為三星 EUV良率不佳, 產出不順.......反觀台積電靠著四次曝光的N7製程, 幫客戶穩定的量產晶片(最大宗應該是Apple吧)......這也是上面說的10億顆7奈米晶片的超強製程
隔年台積電順利取得足夠EUV了.......改推N7+ 製程(用 EUV生產)
其實GG的EUV比三星的多....
外界的消息對於多重曝光都是這樣報的
用白話一點的說法
其實這樣的說法太簡略
現在的電路layout
基本上只剩條與洞
條是兩個pattern做的,先做長條後面蝕刻截斷
現在7nm要直接黃光成一個矩形太難了,會變成毛毛蟲
洞就是上下層的連接 (contact與via)
pattern最小線寬在finFET不是閘極,而是Fin
但Fin是長條
不見得難做
所謂的四重曝光是自我對準四重曝光(SAQP)
其實這種想法很天才
因為在蝕刻時,容易在側壁產生sidewall passivation層
保護側壁也會用sidewall passivation
這是因為離子蝕刻為非等向性,有偏壓bias產生向下電場讓帶電離子往下轟擊
側壁就不易蝕刻到
自我對準的雙重或四重曝光就是利用sidewall passivation當遮罩
好處是寬度不是由曝光機所決定
而是沉積的時間
所以最小線寬居然不用拼解析度
多麼快樂的事...
不過缺點是比較適合長條的pattern
不適用在contact與via
所以contact/via只能用另外一種多重曝光LE(Litho-Etch)製程
雙重就是LELE
三重就是LELELE或稱為LE3
Intel/GG與三星各有各的know how
LELE與LE3因為尺寸小,所以難做
優先用EUV
而fin還是用SAQP四重曝光來做
即使用7nm+ 俗稱的EUV製程也是如此...