蚵仔麵線好吃 wrote:
〈日韓貿易戰〉正式啟...(恕刪)
H3M279 wrote:
...(恕刪)
半導體大趨勢 讓AI告訴你
https://udn.com/news/story/7240/3953975?from=crm1-referralnews_ch2artbottom
Gartner預估2020年前，AI相關產值包含產品及服務將達3,000億美元，2021年前產業將有30%新增營收與AI相關技術，包含處理器、網路架構、HPC、個人終端裝置、機器人、無人機與自動駕駛車等等，帶動整體相關半導體產業發展。
宏遠投顧副總陳國清說，因此看好台積電、聯電、聯發科、創意、智原、世芯、譜瑞、祥碩、晶心科、瑞昱、聯詠等公司發展。智慧型手機新趨勢改變，帶動屏下指紋、高階Sensor、TWS等產業，台股受惠廠商包含瑞昱、原相、矽創、聯發科、神盾、台積電等等。
此外，電動車產業與5G產業興起，帶動功率元件需求增加，其中較看好耐壓性較高、轉換效率較好的WBG材料產品；台股受惠廠商台積電、世界先進、漢磊、嘉晶等廠商。
據SEMI預測，由於DRAM及NAND Flash價格仍看跌，記憶體廠今（2019）年資本支出計畫謹慎保守，加上晶圓代工廠的新廠裝機時間遲延到下半年，造成北美半導體設備出貨金額出現連續六個月年減。根據SEMI報導，2018年全球半導體設備銷售金額為621億美元，而2019年受到代工景氣與記憶體跌價等因素影響，預估全球半導體設備銷售金額596億美元，整體衰退金額為4%。
研調機構Gartner預測，2019年全球半導體產值預估將達4,290億美元、年減9.6％，這是去年第四季以來第三度下修預估值。由於美中貿易戰、記憶體晶片跌價等因素，將使全球半導體營收寫下10年以來最大衰退幅度。
全球半導體營收及年成長率變化資料來源／Gartner
陳國清說，接下來發展趨勢有幾大領域值得關注：
●台灣半導體產業表現優於全球市場：台積電首推出7nm製程，快速搶佔高階手機AP、GPU、AI、CPU等應用晶片市場；台灣記憶體業者持續提高先進製程比例，持續深耕利基型市場，產能維持於高檔。
●AI將帶動半導體動起來：根據市調機構調查，年複合成長率約57%，預估到2025年達368億美元規模，帶動車用、深度學習、語音辨識與記憶體等半導體產品需求大增。
●AMOLED滲透率提升帶動屏下指紋大幅成長：由於AMOLED大量滲透到高階智慧型手機，帶動屏下指紋辨識模組大幅成長，預期今年約1億套，大幅成長。
●TDDI為驅動IC廠最大成長動能：隨著內嵌式面板滲透率不斷提升，帶動TDDI需求不斷成長，2018年出貨量約4億顆，預估2019年TDDI數量約成長至5~6億顆以上。
●全面屏趨勢帶動高階P-Sensor大幅成長：受惠智慧型手機全面屏趨勢已形成，2018年出貨量約5億隻，預估2019年出貨量大幅攀升至8億隻，帶動高階P-Sensor成長。
●TWS為耳機應用新趨勢： AirPods熱賣帶動TWS（真無線立體聲）藍牙耳機市場需求大增，市場調查機構預估，TWS耳機全球出貨將從2018年的6,500多萬支，上升至2019年的1億支，複合成長率53%。
●2019年5G手機成為聚光燈焦點：MWC 2019各業者展示多款5G終端，類型包含家用網路設備（Router、CPE）、行動分享器（Hotspot）、及小型基地台（Small Cell）、手機等，其中以智慧手機為發布重點。
●車用市場興起，功率半導體需求大增：MOSFET（金屬氧化半導體場效電晶體），通常用於所有電子裝置的中低電壓轉換/管理，包括消費性電子、電腦、工業、再生能源、通訊及汽車等。IGBT（絕緣柵雙極電晶體），通常用於高功率應用。
●WBG（Wide Band Gap）效能遠大於Silicon：WBG(Wide Band Gap)產品的功率元件，效能遠高於矽製成的功率元件，終端產品節能效果將會大大提升。
電動車時代帶領WBG需求未來將呈現大爆發：根據IHS分析結果來看，未來WBG產品將呈現倍數成長，其主要成長動能為電動車領域。
2016-2025年AI半導體產值資料來源／宏遠投顧
健人就是腳勤
蚵仔麵線好吃 wrote:
半導體大趨勢 讓AI...(恕刪)
7奈米訂單暴衝 台積一路看旺到Q4
https://money.udn.com/money/story/5612/3956400
台積電7奈米訂單暴衝，不僅讓第4季營收延續成長動能，也為預定明年量產的5奈米製程， 奠定客戶更高接受度的基石。
台積電已在董事會通過第3季資本支出預算，並加速對設備廠採購作業，同時因應7奈米產能擴充以及5奈米明年量產，台積電已宣布竹科、中科和南科三大廠區今年再擴大對外招募3,000人，和台積電上半年因美中貿易戰干擾相對保守，態度180度轉變。
據了解，台積電7奈米，即使導入極紫外光（EUV）和多種曝光搭配的7奈米強化版，在晶片功耗和效能都非常優異，因而獲得晶片大廠青睞。
半導體業者分析，這些大客戶大量投片的生產經驗，可以讓台積電可以利用這些先進製程產生的大數據，套用在下一個先進製程，讓台積電在先進製程保持領先優勢，確保客戶不會輕易轉單給目前製程遠遠落後的三星。
蚵仔麵線好吃 wrote:
7奈米訂單暴衝 台...(恕刪)
台積電擴大徵才 招募逾3,000名員工
台積電（2330）7/26日宣布大規模人才招募計畫，以因應業務成長及技術開發的需求，預計至今年底前，在新竹、台中、台南三地大舉招募逾3,000名新血加入，職缺包括半導體設備工程師、研發工程師、製程工程師、製程整合工程師、以及生產線技術人員等。
台積電表示，秉持「技術領先、卓越製造、客戶信任」的競爭優勢在全球專業積體電路製造服務領域長期保持領先地位，不僅成功量產業界最先進的7奈米邏輯製程技術，也將加快腳步持續發展更先進的5奈米及3奈米邏輯技術。
台積電指出，今年將繼續開發新技術並擴建產能，以完備的先進及特殊製程組合來協助客戶釋放半導體創新且創造最大的產品價值與效能。未來半導體的成長將持續驅動5G、AI、物聯網及汽車應用等新世代科技，因此將廣徵國內外電子、電機、光電、機械、物理、化學、化工、材料、工業工程或相關科系的學、碩、博士新鮮人，或有相關工作經驗人才加入，共同推進半導體的前瞻技術。
台積電人力資源副總馬慧凡：「台積公司希望徵求對工作領域有高度興趣、勇於迎向挑戰、有熱情、具創新思考力，以及擁有想要登上世界舞台企圖心的人才。台積公司視員工為公司的重要資產，不但提供多元職涯發展的工作環境，並且給予優於法規且深具競爭力的薪酬與福利。衷心歡迎更多『志同道合』的夥伴加入台積，與我們共創半導體發展的高峰。」
健人就是腳勤
蚵仔麵線好吃 wrote:
從EE Times上...(恕刪)
01新的版面看了很不習慣
所以就有點懶得更新
最近最熱的就是台積電的5nm製程了~
台積電的研發團隊是兩隊輪流上陣的
不然哪有可能馬上兩年就一代
每個team是搞個四年以上,而不是兩年...
5nm這個node還找空降來一起研發
台積電近5 個高階製程世代，都是由資深研發處長吳顯揚和曹敏輪流領軍(現在他們都升研發副總了)，分別負責隔代先進製程技術研發，其中，吳顯揚負責台積電16、7 奈米製程開發，曹敏則負責20、10 奈米製程世代，然台積電在5 奈米製程技術研發，由前高通資深製程技術處長Geoffrey Yeap 負責5 奈米技術開發。
Yeap將在今年的12月的IEDM(全世界最有名的元件國際研討會)發表TSMC的5nm製程演講:
5nm CMOS Production Technology Platform Featuring Full-Fledged EUV and High-Mobility Channel FinFETs with Densest 0.021µm2 SRAM Cells for Mobile SoC and High-Performance Computing Applications
根據網路上的消息:
TSMC to Discuss Their 5-nm CMOS Technology Platform at IEDM 2019
https://www.semiconductor-digest.com/2019/10/14/tsmc-to-discuss-their-5-nm-cmos-technology-platform-at-iedm-2019/
At the upcoming International Electron Devices Meeting (IEDM) in San Francisco December 7-11, Geoffrey Yeap will present the talk “5nm CMOS Production Technology Platform Featuring Full-Fledged EUV and High-Mobility Channel FinFETs with Densest 0.021µm2 SRAM Cells for Mobile SoC and High-Performance Computing Applications”.
Details of the 5-nm (N5) process have been slowly released over the last while, most recently at the Technology Symposium in April and the Open Innovation Platform Innovation Forum (OIP) last month, both in Santa Clara. Condensing the reported information from the two, and in no particular order, we have:
• Aimed at both high-performance computing and mobile customers
• Risk production started in March 2019; high volume ramp in 2Q’20 at the recently completed Gigafab 18 in Tainan (phase 1 equipment installation completed in March’19)
• There will be a N5P (performance) version a year later, with a +7% performance boost at constant power, or ~15% power reduction at constant perf over N5
• Logic density is increased by 1.8X, SRAM scaling is 0.75, and analog scaling is ~0.85 vs 7-nm
• Iso-power speed gain is 15%, or 30% lower power at the same speed compared with 7-nm.
• EUV use was emphasised
• There will be a high-mobility channel (Ge?) transistor
• Low-resistance contacts and vias.
• Transistor variants include an I/O transistor that can be either 1.5V or 1.2V, and an extreme LVT device 25% faster than the 7-nm equivalent.
• Via pillars and optimized metal in the HPC standard cells increase performance by 10%
• A 112Gbps SerDes is available.
• A super-high-density MIM-capacitor structure with 2X ff/µm2 and 2X insertion density, giving a 4% speed boost
• New low-K dielectric materials
• Metal Reactive Ion Etching (RIE), replacing Cu damascene for metal pitch < 30nm
• A graphene “cap” to reduce Cu interconnect resistivity
My thanks to Tom Dillinger at SemiWiki and Paul McLellan of Breakfast Bytes for their diligent reportage.
In the conference abstract details published by IEDM in their press kit, much of the above is reiterated. The logic density is a more detailed 1.84X, and the same 15% speed increase or 30% power drop over their 7-nm process are specified, as is EUV lithography (Fig. 2) and the high channel-mobility FinFET (Fig. 3). In addition, there are up to 7 Vts available (Fig.1). The company also says the high-density SRAM cell is the smallest ever reported, at 0.021µm2.
In a test circuit, a PAM4 SerDes transmitter demonstrated speeds of 130 Gb/s with 0.96pJ/bit energy efficiency. The technology passed qualification with high yield and mass production is expected in 1H 2020. Fig. 1 below shows the 15% speed and density gains (left), and the seven Vt options.
Figure 1
Fig. 2 illustrates the comparison of five immersion masks with a single EUV mask, in what looks like a standard cell routing layer, i.e. M1 or M2. With a tentative Mx pitch of 30 nm, that would need SAQP or LE3, plus a couple of cut masks, replaced with one EUV litho step. Using MxP of 30 nm to calibrate, this image gives us a track height of ~175 nm (~5.8 track cell), a linear scaling of ~0.73 compared with the 7-nm process. And we can see that the pattern is quite a bit sharper.
Figure 2
Fig. 3 Improved drive current in stressed high-mobility devices (left); higher stress in fin determined by e-beam diffraction (right)
Fig. 3 (above) illustrates the improved drive current (+18%) in the high-mobility-channel transistor. There has been some comment that this might be a germanium channel (fin), but given the mis-match of the crystal lattices between Ge and Si, and the dislocations that would generate, it seems more likely that we have a PMOS SiGe channel similar to that used in the planar gate-first HKMG parts from the IBM consortium, containing up to 40% Ge.
The high-magnification TEM lattice images from a fin shown above indicate that the channel is the conventional <110> direction, though strangely the diffraction image on the right seems to be taken in the <100> direction.
Fig. 4 below is simply a plot of published SRAM cell sizes, showing the 0.021µm2 SRAM is the smallest reported to date.
Figure 4
Figure 5
In Fig. 5 above we have eye diagrams for PAM4 SerDes transmitters built on a 5-nm test chip demonstrating the 112 Gb/s mentioned earlier and the 130 Gb/s detailed in the abstract.
No mention is made in the IEDM preview of some of the earlier comments on the process; new low-k dielectrics is not surprising, but the dry etching of copper metallization is – if that is implemented, to my knowledge it will be a first. Could it be an application of the evolving technique of atomic-layer etching? And we have seen graphene metal caps in the literature, but again its use will be a first.
This looks to be an exciting presentation, but you will need patience and stamina to take it in – it is paper #36.7, scheduled at 4.05 pm on Wednesday 11th, the last paper of that session and almost the last paper of the conference!
健人就是腳勤
蚵仔麵線好吃 wrote:
01新的版面看了很不...(恕刪)
12月11日的IEDM2019 TSMC會公布5nm的製程概況
4:05 PM 36.7 5nm CMOS Production Technology Platform featuring full-fledged EUV, and High Mobility Channel FinFETs with Densest 0.021 µm2 SRAM Cells for Mobile SoC and High Performance Computing Applications
4:05 PM 36.7 5nm CMOS Production Technology Platform featuring full-fledged EUV, and
High Mobility Channel FinFETs with Densest 0.021 µm2
SRAM Cells for Mobile SoC and High
Performance Computing Applications (Late News)
Geoffrey Yeap, S.S. Lin, Y.M. Chen, H.L. Shang, P.W. Wang, H.C. Lin, Y.C. Peng, J.Y. Sheu, M. Wang,
X. Chen, B.R. Yang, C.P. Lin, F.C. Yang, Y.K. Leung, D.W. Lin, C.P. Chen, K.F. Yu, D.H. Chen, C.Y.
Chang, H.K. Chen, P. Hung, C.S. Hou, Y.K. Cheng, J. Chang, L. Yuan, C.K. Lin, C.C. Chen, Y.C. Yeo,
M.H. Tsai, H.T. Lin, C.O. Chui, K.B. Huang, W. Chang, H.J. Lin, K.W. Chen, R. Chen, S.H. Sun, Q. Fu,
H.T. Yang, H.T. Chiang, C.C. Yeh, T.L. Lee, C.H. Wang, S.L. Shue, C.W. Wu, R. Lu, W.R. Lin, J. Wu, F.
Lai, Y.H. Wu, B.Z. Tien, Y.C. Huang, L.C. Lu, Jun He, Y. Ku, J. Lin, M. Cao, T.S. Chang, S.M. Jang,
Taiwan Semiconductor Manufacturing Company
Industry-leading 5nm CMOS technology features, for the first time, full-fledged EUV, and high mobility channel finFETs, offering ~1.84x logic density, 15% speed gain or 30% power reduction over 7nm. This true 5nm technology successfully passed qualification with high yield, and targets for mass production in 1H 2020.
健人就是腳勤
虎班喵喵 wrote:
請教蚵仔麵線好吃，聽(恕刪)
有中文的分析直接可以看
TSMC 5nm 測試晶片良率已達80％：明年上半年大規模量產
https://news.xfastest.com/tsmc/73602/tsmc-5nm-80%ef%bc%85/
IEEE IEDM大會上，台積電官方披露了5nm工藝的最新進展，給出了大量確鑿數據，看起來十分的歡欣鼓舞。
5nm將是台積電的又一個重要工藝節點，分為N5、N5P兩個版本，前者相比於N7 7nm工藝性能提升15％、功耗降低30％，後者在前者基礎上繼續性能提升7％、功耗降低15％。
台積電5nm將使用第五代FinFET晶體管技術，EUV極紫外光刻技術也擴展到10多個光刻層，整體晶體管密度提升84％——7nm是每平方毫米9627萬個晶體管，5nm就將是每平方毫米1.771億個晶體管。
台積電稱5nm工藝目前正處於風險試產階段，測試晶片的良品率平均已達80％，最高可超過90％，不過這些晶片都相對很簡單，如果放在復雜的移動和桌面芯片上，良品率還做不到這麼高，但具體數據未公開。
具體來說，台積電5nm工藝的測試晶片有兩種，一是256Mb SRAM，單元面積包括25000平方納米的高電流版本、21000平方納米的高密度版本，後者號稱是迄今最小的，總面積5.376平方毫米。
二是綜合了SRAM、CPU/GPU邏輯單元、IO單元的，面積佔比分別為30％、60％、10％，總面積估計大約17.92平方毫米。
按照這個面積計算，一塊300mm晶圓應該能生產出3252顆晶片，良品率80％，那麼完好的晶片至少是2602個，缺陷率1.271個每平方厘米。
當然，現代高性能晶片面積都相當大，比如麒麟990 5G達到了113.31平方毫米。
按照一顆晶片100平方毫米計算，1.271個每平方厘米的缺陷意味著良品率為32％，看著不高但對於風險試產階段的工藝來說還是完全合格的，足夠合作夥伴進行早期測試與評估。
另外，AMD Zen2架構每顆晶片(八核心)的面積約為10.35×7.37＝76.28平方毫米，對應良品率就是41％。
台積電還公佈了5nm工藝下CPU、GPU晶片的電壓、頻率對應關係，CPU通過測試的最低值是0.7V、1.5GHz，最高可以做到1.2V 3.25GHz，GPU則是最低0.65V 0.66GHz、最高1.2V 1.43GHz。當然這都是初步結果，後續肯定還會大大提升。
台積電預計，5nm工藝將在2020年上半年投入大規模量產，相關晶片產品將在2020年晚些時候陸續登場，蘋果A14、華為麒麟1000系列、AMD Zen4架構四代銳龍都是妥妥的了，只是據說初期產能會被蘋果和華為基本吃光。
健人就是腳勤
虎班喵喵 wrote:
請教蚵仔麵線好吃，
測試晶片的良品率似乎比前幾天報紙說的50%還強，竟平均已達80％，
你覺得消息可靠度高嗎
(恕刪)
我前面貼過說明
一般試產
台積電都是用SRAM來展示
從古到今,甚至未來都是如此
die面積小良率高是真的
只是未來正常的CPU或SOC面積大了些
良率會低一些
但就要靠製程改善的功力
不管怎麼樣
能力都會比三星好...
一般來說
half pitch在20nm以內的pattern
會用EUV製程
還有pattern也有分1D與2D...
也就是長條與洞
洞比較難做是2D pattern所以優先用EUV
1D pattern如Fin
也可以用四重曝光SAQP來做
SA是指Self-Aligned
雖然步驟多其實算是個好製程
因為線寬是靠沉積的厚度來決定側壁寬度當pattern
厚度可以用時間控制
而不是光靠光罩硬拚精度
2D的pattern如那些contact/v0/v1
靠LELE甚至LELELE製程很麻煩
能用EUV就一定用EUV
EUV目前還有些問題
舉個白話的說法是
13.6nm極紫外線功率太強
會把光阻撞出二次電子讓其他地方曝光
這很麻煩
這一種問題要靠設備商,光阻商與台積電一起想辦法解決
往好的地方想
黃光可以rework....
CMP出錯就會死人了...
健人就是腳勤
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