NQQegg wrote:
EE Times的...(恕刪)
https://www.cnbeta.com/articles/tech/765803.htm
三星明年将成全球首个提供3D SiP的代工厂 3nm 2020年试产
三星最近在日本举办了三星铸造论坛2018（Samsung Foundry Forum 2018，SFF），发布了几个重要的信息。 除了重申计划在未来几个季度开始使用极紫外光刻（EUVL）开始大批量生产（HVM），同时重申计划使用具有3纳米节点的栅极FET（GAAFET），三星还将新的8LPU工艺技术增加到其路线图。另外，2019年开始提供3D SiP以及2020年开始风险生产3nm节点也都是亮点。
三星代工厂的总体路线图于今年早些时候公布 ，因此在日本的SFF，三星重申其部分计划，也进行了一些修正，并提供了有关其未来计划的一些额外细节。
首先，三星基于10纳米工艺增加了被称为8LPU（low power ultimate）的新工艺，根据三星的分类，这是一个为需要高时钟频率和高晶体管密度SoC准备的工艺。8LPU是8LPP技术平台的进一步升级，可能会增加晶体管密度和提升频率。三星的8LPP技术去年投入生产 ，基于三星10纳米节点的开发，与10LPP相比，更窄的最小金属间距可减小10％的面积（同样的复杂性），并且功耗降低10％（同样的频率和复杂性）。 不过，三星没有透露它如何在8LPP的基础上提升8LPU，比如设计规则、新的库以及最小金属间距。
三星8LPP和8LPU技术面向需要比10LPC和10LPU工艺所能提供的更高性能或更低功率或更高晶体管密度的客户，但无法获得三星7LPP或更先进的制造技术EUVL。 8LPU的风险生产将于2018年开始，预计明年将在韩国Giheung的Fab S1工厂开始大批量生产。
7LPP EUV正在进行中
去年三星承诺在2018年开始使用7LPP生产芯片，看来，三星已经开始制造7LPP SoC，但可能仅限于其母公司，因为其MPW（Multi-Project Wafer）服务时间表未提及7LPP。 7LPP生产技术将是三星代工厂的旗舰工艺，因此很可能首先用于三星的移动SoC。 同时，该工艺也适用于针对HPC，ML和AI芯片。 例如，三星正在为定制芯片准备专用IP，包括100 Gbps + SerDes等。
在论坛上，三星表示已经在韩国华城的Fab S3安装了多个ASML Twinscan NXE：3400B EUVL步进和扫描系统。当然并未透露具体的数量，但它明确扫描仪的每日晶圆（WPD）性能符合其批量生产目标。 事实上，由于EUV将首次用于HVM，三星代工厂不倾向于将其扩展到特定客户的设计之外（三星和高通已经为骁龙 5G SoC选择了7LPP，将在2019年生产）。
在三华工厂建立另一条生产线之后，三星将对EUV光刻技术的进行扩展，该生产线预计将耗资 6万亿韩元（约46.15亿美元），预计将于2019年完工，并于2020年启动HVM。因此，三星使用EUVL设备的生产将会限制在一个工厂至少几个季度，这或许也是三星代工厂开发8LPP和8LPU工艺的原因。
5/4nm 2019年的风险试产
当华城的新生产线投入运营时，三星承诺将开始风险试产5/4 nm节点。三星正在准备5LPE，4LPE和4LPP技术，当然也可能增加。 根据三星迄今为止所披露的情况，它们将具有一定的相似性，这将简化从5LPE到4LPP的迁移。
三星在SFF 2018日本展示的一张幻灯片表明，三星预计使用5/4 nm节点的芯片将于2019年开始风险生产，这表明这些工艺技术将共存而不是相互跟随。 由于三星几乎没有理由设计竞争性制造工艺，因此它的5LPE更有可能在2020年首先用于HVM，然后4LPE / 4LPP将使用随后新增的EUV设备，除非三星的路线图发生重大变化。
要记住的一件事，三星的5/4 nm将成为该公司使用FinFET晶体管的最后一个节点，这就是为什么它将成为未来许多年使用的“长”节点，就像今天使用的28nm技术。
3纳米2020年风险生产
三星宣布的令人意外事件之一是在2020年开始使用其3纳米节点进行风险生产，这比之前的预期至少提前一年。 三星的3纳米将是第一个使用该公司自己的GAAFET实现的节点，称为MBCFET（multi-bridge-channel FETs），并且至少包含两种工艺技术：3GAAE和3GAAP（3nm gate-all-around early/plus）。
不过三星仍没有公布3GAAE和3GAAP的任何目标，很难说该公司何时会生产基于MBCFET技术的商用SoC。我们今天所理解的是两种技术都依赖于EUVL，因此在使用之前，三星必须确保EUV提供必要的产量和性能。 考虑到三星对ASML Twinscan NXE：3400B EUVL步进扫描系统的性能表示满意，并预计WPD生产率将进一步提高，因此有可能将其引入3纳米节点。
18FDS将于2019年风险生产
虽然距离GAAFET只有几年的时间，但平面晶体管的技术不会随处可见仍会不断发展。 三星代工厂将继续支持FD-SOI技术，并将成为GlobalFoundries的22FDX和12FDX产品强大的竞争对手。
三星代工厂打算在2019年开始使用其18FDS开始风险生产，所以HVM要到2020。 该技术采用与三星14LPE / 14LPP相同的BEOL互连（即最初为其20纳米平面工艺开发的BEOL），但采用了新的晶体管和FEOL。 三星承诺 ，与其28FDS相比，18FDS将使性能提高20％（在相同的复杂性和功率下），功率降低40％（在相同的频率和复杂度下），并且芯片面积减小30％。
特别重要的是，18FDS将支持RF和eMRAM，使得三星代工厂能满足2020年及以后的5G时代RF和嵌入式存储器的各种应用需求。
3D系统级封装在2019年提供
芯片封装技术近来变得越来越重要，因为将所有器件集成到单个处理器中变得越来越困难和昂贵。 三星（与台积电和GlobalFoundries一样）已经为复杂产品提供了许多封装解决方案，例如用于移动SoC的FOPLP-PoP和用于HBM2 DRAM芯片的I-Cube（2.5D）。明年三星将提供其3D SiP（系统级封装）解决方案，使其能够将各种器件封装在一个面积很小的三维封装中。
三星代工厂的3D SiP将成为业界首个用于异构3D SiP的技术之一（目前所有SiP都是2D）。 封装解决方案将使半导体合约制造商能够使用完全不同工艺技术制造的元件组装SiP。
日前，三星在日本举办了三星铸造工厂论坛（SFF）2018年会，更新了技术路线图。简单来说，主要有三点，一是基于EUV技术的7nm制程工艺会在接下来几个季度内大规模量产（初期EUV仅用于选择层），二是导入8nm LPU工艺，三是重申，围绕3nm节点，将引入闸极全环场效晶体管（Gate-all-aroundFET，GAAFET），来取代FinFET（鳍式场效应晶体管）。
关于第一点，三星称已经在韩国华城的S3工厂配置了多台ASML Twinscan NXE:3400B EUV光刻机，投资6万亿韩元的新EUV产线预计2019年竣工，2020年扩大生产规模。
目前，官宣采用三星7nm LPP工艺的是高通骁龙5G SoC。
关于第二点，8nm LPU（low power ultimate）是8nm LPP的改良版，后者比10nm LPP减少10%的芯片面积和10%的功耗，看起来LPU将进一步在功耗、面积上做文章。
由于三星7nm LPP补充产能需要等到2020年，此间就是8nm在市场大展拳脚的契机。按照ZDNet的说法，高通也是三星8nm的客户。
至于第三点，三星将FinFET技术的极限发挥到5nm LPE和4nm LPP，计划2019年风险试产。不过到了3nm时代，芯片越做越小，电流信道宽度不断变窄，难以控制电流方向，三星提出了GAAFET方案，定于2020年早些时候试产。
另外，三星还表示，2019年，单芯片封装技术3D SiP将准备就绪。
