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緊急!!會VHDL跟XILINX ISE的請幫幫忙

DRPOS

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樓主

2006-08-02 20:58

我同學正在考試

請哪位大大會的請幫忙吧
請以8dip作為輸入按鍵，以9個LED作為輸出，正常時9個LED全部亮，當DIP之前2個MSB與後2個LSB不相同時，9個LED亮右邊4個。
拜託了謝謝

2006-08-02 20:58 發佈

文章關鍵字 XILINX ISE

angelo720427
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2樓

2006-08-03 10:11

我只會Verilog HDL！給你參考參考！

module Dip8toLed9( out, in);
output [8:0] out; //LED
input [7:0] in; //DIP
reg [8:0] out;
always@( DIP )
begin
out = 9'b111111111; //初始值
if( in[7:6] == in[1:0] ) //條件
begin
out = out; //相同時LED的狀態
end
else
begin
out = 9'b111110000; //不同時的狀態
end
end
endmodule

VHDL 與 VerilogHDL 的用途是一樣的！只是語法上的不同！結構上是相同的，希望有幫上忙^^

tomd

tomd
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3樓

2006-08-03 19:41

angelo720427 wrote:
我只會Verilog...(恕刪)

code看起來怪怪的，而且input/output的width也沒有宣告。
還有sensetivity list也拿錯了。

angelo720427
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4樓

2006-08-04 9:56

我現在才發現...
我有宣告in, out的width,發送出去卻沒有???
怪怪的>"<

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